AXI slave verilog 代码

关于一款线阵CCD TCD1206UD 的驱动设计，波形符合工作要求(On how the system in SOPC using HDL language development from a custom IP core)

基于verilog-a的自建模型，可以作为任何代建模型的参考，理解hspice模型的构成，内在根本机理。

华为fpga设计全套,经典入门教程，华为fpga设计全套，(verilog,HUAWEI FPGA design complete set)

FPGA控制m25p16flash芯片读写控制spi协议 可实现擦除写入读出功能(SPI protocol for read and write control of m25p16 flash chip controlled by FPGA Erase Write-Read Function)

ASK调制信号的verilog VHL设计，在ise中实现了ASK信号的调制解调。(ASK modulation signal verilog VHL design, in ise to achieve the ASK signal modulation and demodulation.)

FPGA入门点亮一个LED灯，作为FPGA入门级程序(FPGA is)

pcf8563，在quartusII下VERILOG编写的数字时钟程序，8位数码管显示(pcf8563, written in quartusII VERILOG digital clock program, eight digital display)

Based on SVPWM three-level inverter matlab simulation, It describes the application of load forecasting, EULER numerical analysis method.

数字载波发生器，产生一个正弦波，工程中的所有模块都经过测试并运行没有任何问题，而且利用逻辑分析仪对每个模块的输出都进行了逻辑测试。并经过D/A转换得到了正弦波波形，但唯一的缺点是没有滤波器，如果有人想看标准正弦波，可以自制一个简易低通滤波器进行观看，如有不清楚的地方可以把问题发到我的邮箱jiangguoqian@126.com一起探讨研究。(sinewave)

基于stm32开发平台的，模拟ad采样程序设计，可直接下载使用(stm32 zhijiexiazaishiyong)