基于XILINX的多周期CPU设计

利用LPM_MUIT宏模块设计一个四位数据乘法器(Use LPM_MUIT macro module design a four data Multiplier)

dct and idct vhdl code

Verilog HDL 语言编写的（15，7,2）BCH编码和译码功能(Verilog HDL language (15,7,2) BCH encoding and decoding functions)

以DE2板子为开发平台，采用Verilog语言编程，实现了跳频通信中常用的扩频序列m编码的输出，设计采用Modelsim以及Quartus II自带逻辑分析仪验证设计的正确性，此设计已经用在某工程中，测试结果性能良好。

spartan 3 hardware reference document xilinx

dsp与fpga通信的verilog程序，强烈推荐欢迎参考(dsp and fpga verilog communication program, it is strongly recommended to welcome reference)

液晶显示屏显示汉字“年”的驱动程序VHDL(nian VHDL)

脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器(Pulse Multiplier: a GF (2m) domain on the Digit-Serial pulsation structure (Systolic) the multiplier)

有符号16位乘法器。经典booth编码。拓扑结构为wallance树。加法器类型是进位选择加法器。(Number system: 2 s complement Multiplicand length: 16 Multiplier length: 16 Partial product generation: PPG with Radix-4 modified Booth recoding Partial product accumulation: Wallace tree Final stage addition: Carry select adder )

FFT implementation using C program