高级的加密标准

说明：  FPGA——IP_RAM实验： 创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能 input [9:0] address; input clock; input [7:0] data; input wren; //置1则写入 output [7:0] q; LNXmode：控制LEDC显示 1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM 8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM: Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)

说明：  此程序为调试通过的程序，带有I2C总线功能的程序.(this procedure through the debugging process, with I2C bus function procedures.)

da6578的IIc时序驱动verilog，次代码仿真验证通过，有需要的同志可以下载下来参考，同时需要IIC时序的操作，也可以下载下来进行参考来做一些相应的接口时序来完成你们对应的工作。  

华为内部资料，包括verilog电路设计，硬件工程师手册，verilog约束，synplify使用指南等。内容较全面。(Huawei internal information, including verilog circuit design, hardware engineers manual, verilog constraints, synplify use guides. Content more comprehensive.)

基于verilog语言的数据选择器，包括数据选择器的测试模块 (verilog language based on the data selector, including data selection for the test module)

黑金刚FPGA开发板使用说明文档，讲诉了NIOS和Qsys的详细开发步奏，值得学习。(KINGBOX FPGA development board documentation, recounts in detail the development of step-outs and Qsys NIOS, it is worth learning.)

应用背景Turbo码是性能接近Shannon极限的纠错码，广泛应用于现代通信系统中，未来通信技术的发展迫切需要支持双模或多模编译码器。Log-MAP算法作为LDPC码和Turbo码的译码算法，并将Turbo码的简化算法查表法应用于LDPC码。关键技术Turbo码采用递归系统卷积码作为级联的分量码，在迭代译码过程中，分量码译码器之间相互交换软信息来提高Turbo码的译码性能，其译码算法主要包括最大后验概率算法（Maximum A Posterior Possibility，MAP）及其简化算法和软输出Viterbi算法（Soft Output Viterbi Algorithm，SOVA）。

VGA interface using Spartan3E board from DIGILENT.Labview .vi

AHB master总线verilog实现(Implementation of AHB master bus Verilog)

使用Quartus II 9.1完成俄罗斯方块游戏，只要使用有VGA和键盘接口的FPGA开发板就行实现。操作简单，使用的是VHDL和Verilog语言(Use the Quartus II 9.1 to complete the tetris game, as long as you use a VGA and keyboard interface implementation of FPGA development board. The operation is simple, the use of VHDL and the Verilog language)