Verilog模块的缓存设计

一个全加器和，增加了二进制数和帐户进行的值以及。一一位全加器加三一位数字，通常写成 ；A，B，和 ； ；CIN； ；一 ；和 ；B  ；是操作数，和 ；CIN  ；是一位从以前的少重要阶段。[ 2 ]  ；全加器通常是在一个级联的加法器的一个组成部分，其中添加8、16、32，等位的二进制数。该电路产生一二位输出，输出端和通常由信号 ；cout  ；和 ；S，

联邦滤波法，毕设时写的，可以和其他方法的做比较(Kalman filter, write the complete set up, and other methods to compare)

时钟司程序测试所选定的值 （32 位）。填空 Altera QuartusII Verilog。

C6000系列之6701开发板相关文件及说明(C6000 Series of 6701 development board-related documents and notes)

完成一个1位全减器的设计。以全减器为元件程序完成8位减法器设计。(Completed a one minus the whole design. Full reduction is to complete eight subtraction element program design.)

Use of Kalman and EKF on two-phase permanent magnet synchronous motor of the state estimate CDCDCDCDCCC

基于Verilog HDL语言实现8位数据在iic总线上的读写

SPH的原始代码，希望可以帮到大家啊关于模拟poiseuille的(simulate poiseuille fuild)

Verilog 黄金参考指南是 Verilog 硬件描述语言及其语法 语义 合并以及将它应用到硬件设计的一个简明的快速参考指南。(Verilog Golden Reference Guide is a concise and fast reference guide for Verilog Hardware Description Language and its syntax and semantics merging and its application to hardware design.)

电子秒表，FPGA实现,本科某课程设计，程序注释非常详细，(FPGA TIME-COUNTING)