运动员反应时间测量电路

多周期MIPS system vivado实现(Multi-cycle MIPS system vivado)

详细讲解时序约束培训教材，有利于更好对时序约束的理解(Timing constraints elaborate training materials, facilitate better understanding of the timing constraints)

quartus verilog 逻辑分析仪， 检测数字信号（与示波器检测模拟信号对应），vga显示输出。经过本人调试可用。

CIC 补偿滤波器。采用两种方法来设计，一个是frequency sampling method。另一个是Equal Rippler Design Method。这是一个非常有用的matlab代码。(CIC compensation filter. Two ways to design a frequency sampling method. The other is an Equal Rippler Design Method. This is a very useful matlab code.)

基于basys2的简单的乒乓球小游戏，通过ise13.4开发，使用语言VHDL，能够通过VGA在显示屏显示，能够实现双人对打，有计分功能。(Simple table tennis game, based on basys2 through ise13.4 development, using VHDL language, can through the VGA display shows, can achieve a double play, scoring function.)

LDPC encoding code in 1/2code rate for DVB-T2

用VHDL编写的曼切斯特编解码，适用于以太网上流行的基带传输数字编码。(Manchester encoding and decoding written using VHDL, popular Ethernet baseband transmission of digital coding.)

说明：  简单uart，verilog语言编写，已经经过测试，有需要的可以看看(Simple uart, Verilog language, has been tested, you can see if you need it)

//功能描述 //这是一个spiflash的控制程序 //写选择和读选择一样时为空操作 //写选择为1并且读选择为0时使用写模式，写模式下有数据命令的选择 //写选择为0并且读选择为1时使用读模式 //命令和数据的输入都是使用data_in //地址的输入是使用addr //目前能使用的只有写入8位的命令（通过data_in），写入数据（通过addr和data_in），读出8位数据（addr和data_out） //使用时不用检测忙位，模块会自动进行检测 //当完成读或者写时信号spifl_over会出现上升沿 //DO、Dio、cs、spi_clk_out对应spiflash的端口

利用FPGA制作的简易数字频率计，简单实用。