交通灯控制器

东芝ccd产品tcd1209驱动程序，生成1209所需的驱动波形(toshiba ccd tcd1209 )

VHDL写时钟，分频模块什么，实现计时。定点报时，定点闹钟，显示年月日。(verilog HDL)

用于控制SRAM，16bit*1 M.  控制读取方向，严格按照时序图进行延迟设计，非常适合参考设计，用于其他相关开发。希望对大家有用。 用于控制SRAM，16bit*1 M.  控制读取方向，严格按照时序图进行延迟设计，非常适合参考设计，用于其他相关开发。希望对大家有用。

带DDR3内存条，HDMI，PCIE，SD，usb，i2c,spi,uart接口

简要地说明时序约束的内容，对入门级的朋友相当起到引导的作用(Briefly describes the content of timing constraints on entry-level friends rather play a guiding role)

JK触发器，基于verilog编写，JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。

该程序使用Verilog语言产生LFM信号(The program uses Verilog language to generate LFM signals.)

说明：  用VHDL语言仿真乘法器设计, 经过modelsim仿真， synplify综合，并下载进FPGA验证(Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification)

Verilog 写的HDMI接口源程序及说明文档(HDMI interface verilog code and specificaiton paper)

不同角度cordic在接收端的解调