HMC PLL fpga控制程序

FPGA数字信号处理实现原理及方法的例程(FPGA digital signal processing principle and method routines)

support for Coldfire m5441x processors.

说明：  SimpleVOut (SVO) is a simple set of FPGA cores for creating video signals in various formats. The cores connect using AXI-streams. Most configurations (resolution, framerate, colordepth, etc.) are set at compile-time using Verilog parameters. See svo_defines.vh for details on those parameters.

Use verilog language design DIGITAL-PID source

一共7篇文章，介绍了使用fpga产生任意分布白噪声的方法，值得借鉴(A total of seven articles, describes using fpga to generate arbitrary distribution of white noise, it is worth learning)

verilog编写的1024点的fft快速傅立叶变换代码                                                                                                                                                     

fpga硬件实现cnn代码，学习可用。了解基本的深度学习概念和实现方法(FPGA hardware implementation of the code, used for learning)

Multiplication in Verilog code

本文提出了基于 FPGA 用 Verilog 和其执行的锁相环设计。采用 Verilog HDL 设计了锁相环。针对采用赛灵思 ISE 12.1 模拟器用来模拟Verilog 代码。本文给出了锁相环的基本块的详细信息。在本文中，中详细描述了的锁相环实现。使用针对采用赛灵思及其仿真结果也是讨论了。它还提出了针对采用赛灵思 SPARTAN3E 锁相环设计的 FPGA 实现XC3S200 芯片，它的结果。锁相环设计 200 千赫的中心频率。的锁相环工作频率范围是设计的 189 Hz 至 215 千赫，锁系列

Verilog HDL 高级数字设计源码 _chapter4(Advanced Digital Design Verilog HDL source _chapter4)