使用 verilog 的低通滤波器设计

用于单片机的adc采集实验，经过降噪处理，结果精确(ADC acquisition experiment for single chip computer, after noise reduction processing, the result is accurate)

在FPGA内部实现数据大小排序是一件非常困难的事情，本例中以流水线方式实现16个数据的排序！

VHDL入门级好教材《VHDL开发精解与实例剖析》(VHDL development solution with fine examples of analysis)

UART串口协议HDL实现，可设波特率、停止位和奇偶校验等。可以在此基础上添加FIFO，以及处理器读写控制等。

应用背景传统的异步FIFO,把读写地址信号同步后再进行同步比较以产生空满标志，工作频率低、面积大;由于读写地址的每一位都需要两级同步电路，大量使用寄存器必然要占用很大的面积。这种方法不适合设计大容量的FIFO。关键技术当读、写指针相等也就是指向同一个内存位置时，FIFO可能处于满或空两种状态，必须区分FIFO是处于空状态还是满状态。本代码的做法是把读、写地址寄存器扩展一位，最高位设为状态位，其余低位作为地址位。当读写指针的地址位和状态位全部吻合时，FIFO处于空状态；当读写指针的地址位相同而状态位相反时， FIFO处于满状态。由于读写指针是读写地址转换成格雷码的形式，状态为为高两位。并且经过了modelsim验证，附带源码和测试代码。

基于fpga的led点阵控制系统软件程序设计(Led dot matrix control system based on fpga software program design)

说明：  俄罗斯方块游戏，采用Verilog编写，整个工程文件，TFT/VGA显示(Tetris game, written by Verilog, the whole project file, TFT / VGA display)

Xilinx ISE 9.2 and ChinpScope Pro 9.2 Sn

基于verilog hdl编写的FPGA正弦信号发生器，已测试。(FPGA sine signal generator)

endat 2.2 接口内核，发送命令至编码器或从编码器接收位置值(endat 2.2 interface cores, sending commands to the encoder or received the encoder position values)