An SRAM of the source program, it is the SRAM 256kbx16bit

VHDL数字系统设计和工程实践3，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, 3, including the principles, truth table and schematic, as well as VHDL source code.

交通灯控制器的VHDL设计,能控制十字路口的红绿灯转换,通过目标芯片EPF10KLC84-4验证-Traffic lights controller VHDL design, can be controlled by traffic lights at the crossroads of the conversion, through the target chips EPF10KLC84-4 verification

EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时间，是系统稳定工作的保证。CNT6用来将32MHZ进行8分频得到4096HZ的频率提供给CN6与data_rom时钟信号。由CLK端输入20MHZ的时钟信号，在DOUT端就可输出稳定的正弦信号。(Sine signal generator has the structure of four parts, as shown in figure 1 below. The 20 MHZ phase lock loop PLL20 output all the way of frequency doubled within 32 MHZ slice clock, 16 counter or prescaler CNT6, six counter or address generator CN6, sine data storage data_rom. In addition to D/A0832 (shown in not draw) will digital signal into analog signals. This design using the phase lock loop PLL20 input frequency for 20 MHZ clock, the output of the frequency of all points frequency of 32 pieces (MHZ clock, and comes directly from the external clock, compared to this piece of clock can reduce the clock in delay and clock deformation, to reduce the interference of Can also improve the establishment of the clock time and keep time, is the system stability of assurance. CNT6 used to will and to 8 MHZ get 4096 HZ dividing the frequency to provide CN6 and data_rom clock signal. The input by CLK 20 MHZ clock signal, in DOUT end can output stable sine signals. )

关于vhdl对硬件接口8237的编程，可以在进行fpga/cpld设计是作为模块用到-VHDL for the hardware interface on the 8237 programming, you can carrying out fpga/cpld design is used as a module

红绿灯交通灯的设计，通过规定时间红绿灯的转变实现交通灯的控制(Traffic light traffic light design, implementation, control traffic lights traffic light changes by a predetermined time)

verilog 简易频率计的设置，包括整个工程(verilog simple frequency meter settings, including the entire project)

使用MATLAB完成CDMA系统的相关接收机，其中哈达码矩阵为128阶，仿真比特信噪比为-10DB-CDMA system using MATLAB to complete the relevant receivers, which Hadamard matrix of 128 bands, simulation-10DB-bit signal to noise ratio for

应用背景里德所罗门码–纠错码是由欧文·里德所罗门和古斯塔夫1960介绍了一个重要的群体。他们有很多重要的应用，其中最突出的包括消费者的技术，如CD，DVD，蓝光光盘，QR码，数据传输技术，如DSL和WiMAX，广播系统等作为dvband ATSC和存储系统，如RAID 6。它们也被用于卫星通信。关键技术数据存储苇编码在海量存储系统中应用非常广泛，以纠正与媒体缺陷相关的突发错误。苇编码是光盘的重要组成部分。这是强大的纠错编码在大规模生产的消费产品第一次使用，和DAT和dvduse类似的计划。在CD，两层芦苇–所罗门编码由28路卷积交织器产生一个方案称为交叉交错里德所罗门编码–分离（保监会）。一个保监会解码的第一个元素是一个相对薄弱的内部（32,28里德所罗门码–），缩短了从（255251）8位符号代码。该代码可以正确的高达2字节的错误，每32字节块。更重要的是，它的旗帜为擦除任何不可恢复的块，即，超过2字节的错误块。解码后的28字节的块，与擦除指示，然后由交织器对不同的块（28,24）外码。多亏了分选，擦除28字节的块内的代码从成为一个单独的擦除字节在28个外层代码块。外码很容易纠正，因为它可以处理多达4每块擦除。其结果是一个中国保监会，可以完全正确的错误爆发高达4000位，或约2.5毫米的光盘表面。此代码是如此的强烈，大多数CD播放错误几乎肯定是由跟踪误差，使激光器跳轨道引起的，不是由纠正突发错误。[ 2 ]DVD使用类似的方案，但更大的一块，（208192）内的代码，和（182172）外码。里德所罗门–纠错也用于parchive文件通常贴附在Usenet多媒体文件。分布式在线存储servicewuala还利用里德所罗门–分手时的文件。

fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过-fir in dspbuilder VHDL source code under test and document the incentive mat lab model, the simulation under through modelsim

利用分频可以产生一系列脉冲，根据输入脉冲的不同决定你得到的一系列脉冲频率-The use of sub-band can produce a series of pulses, according to input pulse of different decisions you have a series of pulse frequency