同步 FIFO 设计 Verilog 代码

本RAR包括《Verilog-HDL实践与应用系统设计》一书中的全部例子，这些例子全部通过了验证。第七章以后的设计实例，不仅有Verilog-HDL的例子，也附了包括VB、VC++等源程序,甚至将DLL的生成方法也详尽地作了说明。(The RAR includes " Verilog-HDL Practice and Application of system design," a book full of examples, all passed validation. Chapter VII of the future design examples, not only examples of Verilog-HDL, but also attached, including VB, VC++ source code, etc., and even DLL generation methods explained in detail.)

这个是以前做的毕业设计中的，利用RC的充放电来实现AD采集的程序，利用高精度的电阻和电容，接在FPGA的一个IO口，利用充放电算法，实现高精度低成本的AD采集。

verilog xilinx IP实现FFT仿真(Verilog xilinx IP implementation FFT simulation)

“同步”表示相同频率的时钟源，“ FIFO”表示先进先出的意思。 FIFO 的用 意一般都是缓冲数据，另模块独立，让模块回避调用的束缚。同步 FIFO 是 RAM 的亚 种，它基于 RAM，再加上先进先出的机制，学习同步 FIFO 就是学习如何建立先进先出 的机制。

利用状态机编写一个序列检测器，可以依照思路修改需要检测的序列！

无刷直流电机 VHDL VERILOG 控制,速度环，RS232 串口接收发送 始终分频 PWM生成 电机相序 actel FPGA使用-VERILOG BLDC control of the use of actel FPGA( actel VERILOG BLDC control of the use of actel FPGA)

说明：  EGO_1流水灯显示代码步骤过程全都有适合初学者练手(EGO_1 nxoiaocijpwjcpoewopvkpowevko)

在quaritusII的开发环境下，verilog语言编写的m序列发生器代码，这种算法简短而有效，非常实用。(In quaritusII development environment, verilog language of m sequence generator code, this algorithm brief but effective, very practical.)

bayer to rgb, module Bayer2RGB(          input       MainClk,     input       nRST,          input       iVsync,     input       iHref,     input[9:0]  iPixelData,  &nbs

用Verilog语言编写程序实现8比特约翰逊计数器(Write a program in Verilog language to implement the 8 bit Johnson counter.)