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同步 FIFO 设计 Verilog 代码

于 2022-05-19 发布 文件大小:2.87 kB
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代码说明:

同步 FIFO 的 Verilog 设计代码。核查 Env 可以围绕它 SV 或 UVM。数据宽度是 8 位和 FIFO 深度是 2 ^3 = 8

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • verilogUART
    verilog实现的串口实现代码,可以直接复制使用(verilog achieve serial implementation code can be copied directly use)
    2013-03-19 21:09:23下载
    积分:1
  • count16
    制作16位流水灯,实现LED模块对于拨杆0和1的识别(Making 16-bit pipeline lamp to realize the recognition of dial rod 0 and 1 by LED module)
    2020-06-24 01:20:02下载
    积分:1
  • endat
    endat 2.2 接口内核,发送命令至编码器或从编码器接收位置值(endat 2.2 interface cores, sending commands to the encoder or received the encoder position values)
    2021-05-12 18:30:02下载
    积分:1
  • FIR_filter
    滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路,被广泛用于通信系统和信号处理系统中。(Filter is a circuit that eliminates specific frequencies or frequencies other than specific frequencies. It is widely used in communication systems and signal processing systems.)
    2020-06-21 14:00:01下载
    积分:1
  • decoder_38
    这是基于Quartus2 开发环境和verilog hdl语言写的38译码器(This is based development environment and Quartus2 verilog hdl language used to write decoder 38)
    2013-08-04 09:53:07下载
    积分:1
  • robot_7_31
    使用Verilog HDL来控制机器人,六个高精密舵机,舵机运动非常流畅,舵机不抖动(FPGA to control the robot servo, six servos)
    2012-12-07 11:11:02下载
    积分:1
  • 用Verilog做的SD卡控制器(有详细的注释)
    说明:  SDIO 接口,实现SD卡的控制器功能,带有详细的注释(SDIO Interface,to realize the controller of SD Card,and have detail description.)
    2020-06-16 22:00:01下载
    积分:1
  • a
    说明:  用verilog实现除法器,调用了ip核,不仅有源代码,还有测试程序的时序编写(verilog ise divider)
    2013-07-21 15:03:31下载
    积分:1
  • Complete-RAM
    ram 64KB designed by haneesh in verilog
    2011-07-15 00:57:01下载
    积分:1
  • ISE_uart
    自己在ISE下用VHDL写的UART,简单,易懂(in ISE using VHDL was the UART, simple, understandable)
    2021-03-08 21:59:28下载
    积分:1
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