一个实用的verilog除法器

说明：  文档中的verilog代码实现了FPGA与SSI总线的数据协议链接(Verilog code in the document of the FPGA data bus protocol and SSI links)

说明：  perl学习资料，包含一些常用的一些文档，可直接做来用于实践(perl training)

它包含大量用于常见项目的经典verilog代码，如FIFO、add8、RS编码、多路复用等。

基带数字信号通过成形滤波（选用升余弦滚降函数）然后进行载波调制(Base-band digital signal through the shaping filter (raised cosine roll-off optional function) and then proceed to carrier modulation)

// ；说明：

关于Digilent Atlys Spartan-6 FPGA development board　audio ac97的讲解及具体应用的源码(Digilent Atlys Spartan-6 FPGA development board audio of ac97' s presentation as well as the specific application' s source code)

说明：  uart implementation and documentation, this describes the basic steps in building your own uart module on verilog and programming them on an fpga device

管道 CPU 与 5 阶段： 如果、 ID EX MEM，WB。每个模块都有一台试验。它包含一个整个的 ISE 项目。您可以直接运行它。ROM 模块已预先存储指令作为一个实例。

全数字OQPSK解调算法的研究及FPGA实现 论文介绍了OQPSK全数字接收解调原理和基于 软件无线电设计思想的全数字接收机的基本结构，详细阐述了当今OQPSK数字 解调中载波频率同步、载波相位同步、时钟同步和数据帧同步的一些常用算法， 并选择了相应算法构建了三种系统级的实现方案。通过MATLAB对解调方案的 仿真和性能分析，确定了FPGA中的系统实现方案。在此基础上，本文采用Verilog HDL硬件描述语言在Altera公司的QuartusⅡ开发平台上设计了同步解调系统中 的各个模块，还对各模块和整个系统在ModelSim中进行了时序仿真验证，并对 设计中出现的问题进行了修正。最后，经过FPGA调试工具嵌入式逻辑分析仪 SignalTapⅡ的硬件实际测试，(The Research and FPGA Implement of All Digital OQPSK Demodulation Algorithms )

一个用verilog实现的五子棋程序，用在fpga上，连接显示器，可选择与电脑对战或是双人对战，按wsad控制方向，回车控制落子，程序会自动判断输赢并显示结果(A 331 procedures implemented by verilog, used in fpga, connect the monitor, you can choose to play against the computer or a double play, press wsad control the direction, carriage control Lazi, the program will automatically determine the winners and losers and display the results)