充分验证的iic

2维4节点的UEL单元，嵌入UMAT，采用j2 mises屈服准则(2d4nodes uel elements, with umat codes, and j2 mises flow rule)

mult,在quartusII中，以模块输入形式，仿真乘法器mult，得到时序图和功能图(a simulation example of mult)

六十进制计数器，显示0到60.可以用数码管显示。(Six decimal counter 0-60 can use the digital display.)

忆阻器的PSPICE仿真，是忆阻器的宏模型，适合于cadence16.5版本(memristor PSPICE simulation)

EV10AQ190A配置程序 EV10AQ190A configuration program(EV10AQ190A configuration program)

基于basys3制作的简易四则运算计算器，能够计算加减乘除，将每部分代码封装成ip和在vivado 2015.4上进行开发，结果正确，

本文阐述了设计的 4 位携带看前方 adder.this 加法器是比较会波及进位加法器的高速度。

利用FPGA实现QPSK数字调制。编程采用Verilog HDL语言。(By using the FPGA realization of QPSK digital modulation. Use Verilog HDL language programming. )

VHDL 语言实现 38译码器 文件中包括 程序 源代码 还有 testbench 测试程序(38 decoder VHDL language implementation, including program source code file, there are testbench test procedures)

说明：  在quartus下搭建的数字锁相环，能实现频率自动跟踪。(The digital phase-locked loop built under quartus can realize automatic frequency tracking.)