MIPS32五级流水线CPU Verilog代码，注释清晰，供学习

说明：  基于FPGA的信号发生器，产生了正弦波，方波，锯齿波和三角波四种波形，按下一次按钮，波形切换一次。按下另一个按钮，改变波形的频率(The signal generator based on FPGA can generate four kinds of waveforms: sine wave, square wave, sawtooth wave and triangle wave. Press the button once and switch the waveform once. Press another button to change the frequency of the waveform)

我重视基本的向上和向下计数器。这不是基本up_down counter.this编码方法不同有关。

在大部分的数字信号处理 (DSP) 应用程序的关键操作是乘法和积累。实时信号处理要求高速度 和低功耗的高吞吐量乘数-蓄能器 (MAC) 股，始终是以实现高性能数字信号处理系统的关键。 这项工作的目的是，设计和执行的一个低功率 MAC 单位与块技术扶持，以节省电源。首先，1 位 MAC 单元而设计，用适当 几何图形，使功率优化、 区域和延迟。在管道阶段在延迟 MAC 单位估计基于控制单元为了控制数据 用于低功率的 MAC 块之间的流量。同样，N 位 MAC 单元设计和使用，使流水线的阶段控制逻辑的低功耗控制 适当的时间。设计的加法器单元格具有优势的业务速度高，小晶体管计数和低功耗。MAC 在 0.18um 上实现 CMOS 技术 使用节奏演奏家工具。在各种体系结构中的此文件 alsoinvestigates 乘数和加法器哪些是适合高吞吐量信号的实现

一个简单的FM调制模块，FM发射，用Verilog编写，基于Xilinx SPARTAN6 XC6LX9开发(A simple FM modulation modules for FM transmitter, using Verilog prepared, based on XILINX SPARTAN6 XC6LX9 Development)

完整的Verilog验证模型，包括设备完整的状态。(Complete verilog Verification Model)

this document used for how to get config and location information of PCI card

ENDAT 协议说明，包括时序等详细的说明，(endat Encoder characteristics)

它是一种算法，它是用来在超大规模集成电路的乘法2

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

通过FPGA驱动DM9000的程序源代码，可以实现UDP协议传输，长时间测试速率不掉，可以参考