4个按键输入,使用有限状态机来响应外部按键的控制,从而实现对秒表状态的控制,实现秒表的启动、暂停、停止和清零的功能。使用1s的时钟来控制流水的变化。-IMDN开发者社群-imdn.cn"> 4个按键输入,使用有限状态机来响应外部按键的控制,从而实现对秒表状态的控制,实现秒表的启动、暂停、停止和清零的功能。使用1s的时钟来控制流水的变化。 - IMDN开发者社群-imdn.cn">
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基于Altera DE2的数字跑表设计

于 2022-04-09 发布 文件大小:2.22 kB
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将100Hz,产生6计数器的100ms,1s,10s,1min,10min的时钟,有

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  • GMSK
    高斯最小频移键控(Gaussian Filtered Minimum Shift Keying),这是GSM系统采用的调制方式。数字调制解调技术是数字蜂窝移动通信系统空中接口的重要组成部分。GMSK调制是在MSK(最小频移键控)调制器之前插入高斯低通预调制滤波器这样一种调制方式。GMSK提高了数字移动通信的频谱利用率和通信质量。(Gauss Filtered Minimum Shift Keying is a modulation method used in GSM system. Digital modem technology is an important part of air interface of digital cellular mobile communication system. GMSK modulation is a method of inserting a Gaussian low-pass pre-modulation filter before the MSK (minimum frequency shift keying) modulator. GMSK improves the spectrum utilization and communication quality of digital mobile communication.)
    2019-06-14 09:18:30下载
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  • eeprom
    I2C EEPROM 存取源碼, 通用ATMEL(I2C EEPROM read/write)
    2012-09-19 19:59:12下载
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  • 007
    给大家上传一本非常好的关于verilog-hdl的电子书,实用,易懂,易学。此为第七章(Give us a very good upload on verilog-hdl of e-books, practical, easy-to-understand, easy to learn. This is the Chapter VII)
    2008-04-22 16:53:33下载
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  • ad7606
    ADC7606的驱动代码,采用verilog实现(ADC7606 driver code, using Verilog to achieve)
    2021-03-30 09:39:10下载
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  • clk_div_4
    说明:  Verilog代码实现四分屏,在Vivado平台下实现的,可仿真(Verilog code realizes four screens, which can be simulated under vivado platform)
    2020-12-21 20:39:08下载
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  • 10GE以太网MAC
    10GE MAC核心实现10Gbps运行的媒体访问控制功能,在IEEE 802.3ae定义。 ;
    2022-02-24 19:59:35下载
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  • tb_axi4
    介绍如何使用vivado来调用和封装IP核,测试AXI4总线的三种功能协议。(It describes how to use vivado to call and package IP core test three functions AXI4 bus protocol.)
    2020-07-03 08:40:01下载
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  • hdmi_demo
    hdmi 视频编解码输入输出模块,verilog实现(hdmi encoder and decoder in verilog.)
    2020-07-28 17:08:41下载
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  • SOUND_PLAY6
    WM8731芯片的音效处理verilog代码, WM8731芯片是音频ADCDAC芯片(WM8731 audio processing chip verilog code, WM8731 chip audio ADC DAC chip)
    2013-12-14 14:12:10下载
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  • sim_uart
    uart 收发器 verilog 代码,实现自收发功能 sys clk = 25m, baud 9600 停止位1, 无校验位; 代码实现了串口自收发功能,及把从 PC 收到的内容都发送会 PC, 其他波特率,自行修改代码即可,在 alter 的FPGA 上调试通过; (verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no parity code from the transceiver features a serial port, and the contents received from the PC will send the PC, another Potter rate, self-modifying code can, in the alter of the FPGA, debugging through )
    2010-10-10 21:49:46下载
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