时钟分频的 verilog

很有用的ＳＤＲＡＭ读写代码，上板验证有效

说明：  用VHDL语言实现电子钟(Using VHDL language electronic bell)

用vhdl实现的booth算法乘法器，包含了multiplexer和rca adder，同时提供了一个测试文件，modelsim测试通过(Algorithm with a booth multiplier vhdl implementation, including a multiplexer and rca adder, while providing a test file, modelsim test pass)

基于grain-128a算法的流加密模块(Stream encryption module based on grain-128a algorithm)

Simulation and Synthesis Techniques for Asynchronous FIFO Design

LDPC的编码模块和解码模块，实现802-3an协议的编码(The module of LDPC to implement the coding of the 802-3an protocol)

基于脉动结构的有限域乘法器，verilog代码(Based on the pulse of the structure of finite field multipliers, verilog code)

uart 收发器 verilog 代码，实现自收发功能 sys clk = 25m, baud 9600 停止位1， 无校验位； 代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过； (verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no parity code from the transceiver features a serial port, and the contents received from the PC will send the PC, another Potter rate, self-modifying code can, in the alter of the FPGA, debugging through )

对于重点：蛇身控制算法，我开始的想法是将每个格子的坐标输入到存储器中，但由于过于繁琐和笨拙，我改为：保留头部的完整数据（位置、方向），其他部分只保留方向数据，并在VGA模块里面直接对蛇身进行控制，但是这个方案有一个弊端：它按照蛇身顺序刷新图像，每一帧图像只能刷新一个格子，时序存在问题并且刷新频率过慢，放弃了这个方案。 最终，将蛇身模块单独提出，各个模块协同工作，有效解决了时序问题和刷新问题。蛇身控制上，只控制蛇头，其他部位随头联动，完成了最终设计。

说明：  用FPGA完成256*8的存储器的读写操作( complete reading and writing 256* 8 memory with FPGA )