GPS基带处理的verilog代码

Northwest Logic公司（Altera公司）SDR SDRAM控制器的Verilog，由微米SDR SDRAM测试。

前段时间因项目需要编写了滑动相关运算的FPGA代码，并上板验证ok，现在发出来与大家分享

采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收

使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩使用DWT进行4级图像压缩

用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write DDR directly. The software can configure the transmission size.)

说明：  vivado入门使用介绍，初学者入门学习(vivado Instructional pdf)

说明：  32位/33M 从模式(target)PCI接口参考设计，Lattice提供。由于PCI时序较复杂，此设计仅能供参考(32/route from the model (target) PCI reference design, Lattice provided. Because PCI timing more complicated, and the design for reference only)

本文为通信专业硕士研究生的毕业论文。主要研究神经网络的FPGA实现及其在网络拥塞控制中的应用。 (In this paper, for the communications professional Master s thesis. Major study of the FPGA realization of neural networks and its application in network congestion control applications.)

that file is different I2S example

说明：  THU微纳电子系ic设计课程大作业，使用verilog实现CNN加速器，含一层卷积和池化，仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)