AHB总线系统的设计和仿真

说明：  常系数有限域乘法器，verilog DHL源码(Constant coefficient finite field multiplier, verilog DHL source)

雷达基本恒虚警处理，CA-CFAR(单元平均恒虚警处理),OS-CFAR（有序类恒虚警处理）,SO-CFAR（选小类恒虚警处理），(radar basic constant alarm operation,obtaining os-cfar,so-cfar,os-cfar,ca-cfar)

基于CPLD器件的线型CCD东芝TCD1501的驱动程序，用verilog语言开发。(CPLD devices based on linear CCD driver Toshiba TCD1501 using Verilog language development.)

现在我做的一些项目使用 i2cwhile wellso 我在这里做项目，i2c 奴隶啊不努力获取一些有关它的信息这里是 i2c 主代码

使用verilog语言，滚动显示“verilog”字符串程序代码及相关说明(Using verilog language, scrolling display " verilog" string code and instructions)

FPGA开发必备工具书，适合初学者。语法、范例讲的都很详细，是一部不错的工具书。(Verilog hardware description language Fourth Edition)

说明：  一个具备bp协议典型功能的数据传输系统（超时重传机制以及托管传输）包含五个节点(A data transmission system with typical functions of BP protocol (Overtime retransmission mechanism and managed transmission) consists of five nodes)

数字脉冲检测序列的前端设计，利用verilog硬件描述语言进行功能设计，利用modelsim软件进行功能仿真，根据测试代码进行检测与计算，看仿真波形是否符合功能设计，在进行FPGA下载，在实验开发板上实现功能输出，完成设计。

本代码主要完成了一个以FPGA为平台的模拟电梯控制器。该设计以Xinlinx 公司Spartan3E  250  板为平台，结合了LCD1602外设和rs232串口发送外设，成功的实现了对一个三层楼的电梯实时运行状态的模拟，1602实时显示电梯及门的状态，并通过串口将当前楼层发送给电脑。代码语言为Verilog HDL.本设计使用的算法思想有三：1、将多个输入信号合并为一个信号。2、Moore 状态机的使用3、电梯多个状态的处理以及处理原则 共同学习，共同进步。

说明：  本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)