Verilog模块的缓存设计

FPGA实现FSK调制，带Modelsim仿真，实际系统测试通过，载波信号，信号频率等可调。(FPGA implementation FSK modulation with Modelsim simulation, the actual system test, the carrier signal, the signal frequency is adjustable.)

FPGA实现DSP的Verilog 示例(FPGA realization of DSP-Verilog Example)

AD_TLC549驱动程序，Verilog开发，输出控制led点亮。

qsys-niosii-triple-speed-ethernet-3c120-v10-1

说明：  使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)

60进制计数器,（由一六进制和十进制连线组成）(60 binary counter (hexadecimal and decimal by a connection form))

使用sdi 对采集到是视频数据进行解码，转为bt656数据格式的数据进行输出

在AMBA bus 总线中，AHB是高速的总线接口，APB则是低速的总线接口，有些低速的外设不需要接入高速的外设时，便通过桥接的方式接入APB总线中。

一个求反余弦的cordic算法，整个工程。包括仿真。可以直接打开。(An inverse cosine of the cordic seeking algorithms, the whole project. Including the simulation. Can be directly opened.)

用verilog写的简单的CPU，有详细注释(Use verilog to write a simple CPU, with detailed notes)