一个简单的DDS

vga 测试代码，可以显示任意彩条，棋盘，花纹(VGA test code, can display any color bar, chess board, decorative pattern )

说明：   基于VHDL语言数字秒表设计,在FPGA实验平台下开发(Digital stopwatch design based on VHDL, FPGA experimental platform under development)

电子闹钟：基于fpga的电子闹钟设计，采用模块化方式-Electronic alarm: FPGA-based electronic alarm clock design, modular approach

设计的结构是纹波进位加法器架构，但执行的操作是32位加法和32位减法

七段数码管显示的时钟程序VHDL代码 ISE编译环境(SEVEN seg VHDL ISE CLOCK)

用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！-prepared using VHDL code for all to study and exchange to facilitate learning!

VHDL实现简单打地鼠游戏机，北邮数电实验(VHDL simple playing hamster games, BUPT number of electric experiment)

AGC(自动增益放大) Verilog代码 设计可以参考 第二部分(AGC (automatic gain control) can refer to the Verilog code design )

在本次设计中，设计了一款软件，可以实现四个选手抢答问题的模式。包括有计时模块、计分模块、分频模块、消抖模块以及动态显示模块。模块中，有一部分是通过VHDL编程实现，有一部分是通过直接调用软件库中的逻辑器件进行组合，进而设计成一个大模块；最后，把这些所有的模块都进行正确的组合，得到正确的仿真结果，下载到FPGA开发板上，同样可以正确的实现（显示第一个抢答选手的号数以及当前各个选手的积分情况）

verilog数字系统设计，一本很好的verilog学习的书籍，很适合初学者(verilog digital system design, a good verilog learning books, it is suitable for beginners)