登录
首页 » VHDL » 四VHDL模块的家庭,已经过测试,在ISE8.1通过

四VHDL模块的家庭,已经过测试,在ISE8.1通过

于 2022-03-21 发布 文件大小:13.63 kB
0 183
下载积分: 2 下载次数: 1

代码说明:

四位全家器的VHDL语言模块,已经在ISE8.1上经过测试通过-family of four VHDL modules, has been tested on ISE8.1 through

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • xapp265
    High-Speed Data Serialization and Deserialization(840 Mb/s LVDS) for xilinx fpga
    2010-03-16 16:25:41下载
    积分:1
  • MSK
    FPGA中实现的MSK调制,带modelsim仿真。实际系统测试通过:载波和调制波信号频率可调。调制框图请参见樊昌信 通信原理247页(MSK modulation implemented in FPGA with modelsim simulation. The actual test system: a carrier wave signal and the modulation frequency is adjustable. See Fan Changxin modulation block diagram of communication theory 247)
    2021-05-13 08:30:02下载
    积分:1
  • ahb 总线协议
    本文以 VHDL 语言编码得到了 AMBA 与 AHB 总线仲裁。这里在本文中,我们设计了 AMBA 总线协议,将用于多奴隶通信环境,多主
    2022-01-25 21:18:17下载
    积分:1
  • 使用VHDL实现三角函数的计算
    为了便于计算结果在FPGA中后续的计算和ip核中的调用,本代码输入信号为普通浮点型数据,输出为32位表示的浮点型数据。
    2022-07-21 05:59:31下载
    积分:1
  • 100_Power_Tips_for_FPGA_Designersi
    fpga高手设计实战真经100则,最新的FPGA英文书籍,值得参考学习(100 Power Tips for FPGA Designers,The new FPGA English books, worth learning)
    2013-12-06 19:40:43下载
    积分:1
  • CCD-color-image-interpolation
    CCD图像的颜色插值算法研究及其FPGA实现方法(Color CCD image interpolation algorithm and its FPGA implementation)
    2021-05-14 18:30:03下载
    积分:1
  • usbd_ucos
    基于ALINX AX7020硬件平台的USB-OTG通信程序。操作系统采用uCOS III v1.41,基本实现了双向USB2.0 块传输(Bulk Transfer)通信,zynq的PS端接收USB数据并回传至主机。经测试,主机端Window10系统采用libUSBK编程时,采用64字节的块时,传输速率可达210Mbps。zynq开发工具为Vivado2015.4,程序包中包含了全部的硬件和软件工程文档。(A USB-OTG communication project where an AX7020 platform is employed as USB device. The embeded operating system is uCOS III of version 1.41, and the FPGA toolchain is Vivado 2015.4. This project implements a full speed bidirectional USB2.0 bulk transfer. A test on Windows 10 host with libUSBK shows that the transfer speed is up to 201Mbps.)
    2020-09-09 09:38:02下载
    积分:1
  • simple code based on verilog shifter , cla ,clg , ALU , PC
    simple code based on verilog shifter , cla ,clg , ALU , PC
    2022-03-04 03:11:05下载
    积分:1
  • 利用vhdl编写的双端口Ram程序,不带数据纠错处理
    利用vhdl编写的双端口Ram程序,不带数据纠错处理-VHDL prepared to use dual-port Ram procedures, do not deal with data error correction
    2023-03-13 05:20:04下载
    积分:1
  • 可综合的Verilog语法和语义,从大学教师cambri…
    《可综合的Verilog语法》国外著名大学老师编写,对于理解verilog HDL文件的可综合与不可综合会有帮助。-synthesizable Verilog syntax and semantics,by teachers from university of Cambridge,It is userful for verilog HDL design.
    2022-03-31 07:34:29下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载