UART收发 verilog 详细注释

synopsys的主要的工具介绍，包括DC,PT,Formality等，对于初学IC设计者了解设计工具有很大帮助。(synopsys of the main tools for presentations, including DC, PT, Formality, etc., for the beginner tool for IC designers to understand the design of much help.)

是基于FPGA的5620的数模转换芯片底层的应用程序，希望有用。(Is a digital-analog converter chip underlying the 5620 FPGA-based applications, and I hope useful.)

用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。 SDRAM  .....hostcont.v  .....inc.h  .....micro.v  ..... eadme  .....sdram.v  .....sdramcnt.v  ..... st_ inc.v  ..... st_inc.h

Verilog实现的定时同步gardner算法，工程中包括整个定时环路的Verilog实现。主要模块包括：内插滤波器，定时误差检测器，环路滤波器和数字振荡控制器。同步是通信系统中的一个非常重要的内容，由于收、发端不在一起，要使它们能步调一致地协调工作，必须通过同步系统来保证。同步系统工作性能的好坏，很大程度上决定了通信系统的质量。

说明：  关于usb调试相关测试 代码，用于测试和适配等(usb coding for testing , verigy, for studing usb and fpga)

atm工作程序功能

包含32为乘法器的设计，用verilog语言实现，包括booth编码的实现，booth乘法器的实现，3_2压缩器的实现，4_2压缩器的实现，华伦斯树的实现，以及两个testbench文件用于测试。(Contains 32 multiplier design, verilog language, including booth encoding implementations, booth multiplier implementations, 3_2 compressor implementation 4_2 compressor to achieve and realize China Clarence tree, and two testbench file with the to the test.)

积分器的一种实现方法：每级积分器都是一个反馈系数为1的单极点IIR滤波器, 其传递函数为:(An implementation of an integrator: each stage integrator is a single pole IIR filter with a feedback factor of 1:)

调整iq幅度不平衡的模块，可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)