PCI Verilog RTL代码、文档

说明：  一款verilog设计的SRAM控制器，可以实现AHB总线控制的功能。(abcdefghijklmnopqrstuvwxyz)

以Actel FPGA作为控制核心，通过自然采样法比较1个三角载波和3个相位差为1 200的正弦波，利用Verilog HDL语言实现死区时间可调的SPWM全数字算法，并在Fushion StartKit开发板上实现SPWM全数字算法。(With Actel FPGA as the control core, between 1 and 3 triangular carrier phase difference of 1200 sine wave by natural sampling, realize the adjustable dead time using Verilog HDL language of the SPWM digital algorithm and digital SPWM algorithm is realized in Fushion StartKit development board.)

本程序实现流水线功能，您可根据自己需要更改参数，试用芯片xilinx，用verilog语言编写(This program implements the pipeline, you may be required to change the parameters according to their own try xilinx chip with verilog language)

基于NiosII 的SOC FPGA验证系统，适用初学者学习Altra Quartus II软件，以及C语言 veriog，以及MCU调试流程

基于FPGA控制的AD9854DDS任意信号发生，实现了宽带线性调频信号等多种调制信号已经单频信号

说明：  uart implementation and documentation, this describes the basic steps in building your own uart module on verilog and programming them on an fpga device

说明：  基于BP算法的LDPC译码程序，采用vhdl语言，bp算法(BP algorithm based on LDPC decoding program using vhdl language, bp algorithm)

通过Xilinx控制OV7670摄像头采集视频，实现视频的实时传输，通过VGA将采集到的视频图像传输到液晶显示频上。

设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下： 当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。

速度表（velocity）要求：1．显示汽车Km/h数；2．车轮每转一圈，有一传感脉冲；每个脉冲代表1m的距离；3．采样周期设为10s； 4．要求显示到小数点后边两位；5．用数码管显示；6. 最高时速小于300Km/h。（约为83.3m/s） (use verilog to realize velocity)