4 x 4 不能静下来将乘数的源代码保存

主控cc2530通过debug接口对目标cc2530进行程序烧写，使用DMA进行数据传输，已调试通过。(Master cc2530 through the debug interface for writing the program to target cc2530, using the DMA data transfer, has been work successful.)

基于SystemC的Uart模型-----文档(SystemC the Uart model of----- document)

说明：  Actel 8051 Verilog core

说明：  基于FPGA设计的一段测试VGA接口的VHDL小程序\功能为在显示器上间隔显示横条、竖条以及棋盘格等彩条信号，希望对初学FPGA驱动VGA接口的电子爱好者有用(FPGA-based design of a VGA interface VHDL test applet \ functions for the intervals shown in the display bar, vertical bars and checkerboard patterns and other signals of color, hope for beginners FPGA VGA interface driver useful for electronic enthusiasts)

用verilog编写的科斯塔斯环，希望有帮助(Costas loop written in verilog helpful)

采用xilinx三太以太网ip核，tri-mode MAC完成千兆以太网数据传输(Too Ethernet using xilinx ip three nuclear, tri-mode MAC Gigabit Ethernet data transmission is completed)

模块

鼎lpc1788尚开发板的vga的显示，1024x768(lpc1788board,lcd to vga display,1024x768)

vivado软件中的时序约束参考资料，很详细，不同的约束种类对应不同的命令。(vivado-using-constraints)

zybo-Embedded System Design Flow on Zynq 实现ZYBO接受串口的数据，然后将键盘数据的4位二进制码通过四个LED灯显示：