VHDL实现ALU的源代码，并且提供了一个详细的testbench！

TEXIO study testbench passed VHDL FPGA CPLD simulation Altera quartus

it is a filter contract VHDL .(it is a filter contract VHDL.)

RapidIO：使用Avalon-ST直通接口的实现方法，可以在fpga上实现(rapidio altera)

fpga 基于FPGA的mif文件创建与使用-fpga FPGA-based mif file creation and use of

verilog code for 3 bit sequence detector

ad9957的资料，内含有命令字生成器，适合使用该芯片的开发人员(ad9957 data, contains the command word generator for developers using the chip)

应用背景数字码分多址CDMA。在允许多用户同时发送和接收使用单通道。发射机和接收机同步合成进行使用VHDL工具显示在系统和整体的速度增加；对CDMA系统的功率消耗将减少误差不应介绍系统。关键技术该组件在接收端实现了探测器单元。该组件是由7位比较器和7位串行输入并行输出寄存器（知识产权局）。比较器工作在除以七钟和国家知识产权局工作在主时钟速率。框图或接收器组成如图所示。这是一个特殊的组成部分包括两个时钟周期，然后声称其输出端口的高。组件在输出部分提供必要的同步。然后在接收的PN序列和数据是不同的输入比特S0，S1，S2将相互匹配和同步发射机与接收机之间在CDMA系统。

数字钟电路的实现，可以24小时计时，可调整时间！(Digital clock circuit implementation, a 24-hour timer, adjustable time!)

在QUARTUS II上实现（7,4）汉明码的译码VHDL语言设计((7,4)Hamming decoder)

给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第七章(Give us a very good upload on verilog-hdl of e-books, practical, easy-to-understand, easy to learn. This is the Chapter VII)