VHDL描述的时钟分频电路，用途广

正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-sine wave in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim

此代码实现4人表决功能，4人中有三人同意即为通过。(Four voting)

基于VHDL语言的基带线路码产生电路设计（毕业论文），内涵完整的源代码(Based on VHDL language baseband line code generation circuit design (Thesis), meaning the complete source code)

quartus 的220model 与 altera mf的库 用于fpga的modelsim仿真过程中添加到工程里面(the libary of 220 model and altera mf when we simulate the fpga project by modelsim)

实现图像的中值滤波功能，文件里有效果展示(The realization of the median filter function of the image, the file has the effect of display)

说明：  uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

Introduction to learn laboratry with altera quartus II 9.1

空间矢量调制脉冲的产生。 感应电动机的 VHDL 代码

polyphase fir dilter

FPGA实现1553B编解码器功能 Verilog语言(FPGA implementation of 1553B codec function, Verilog language)