aes 引擎核心

SystemVerilog 写的APB总线接口的uart 代码，带testbench.(Uart code of APB bus interface written by SystemVerilog, with testbench.)

使用了不恢复余数循环移位减法来实现除法功能，在硬件资源与除法周期之间取了折中，32位除法要进行32次移位减法，使用了5个64位的寄存器，一个周期做4次移位减法，8个周期完成一次除法操作。设计全部用verilog实现。详细算法见图：

用verilog编写的I2C——E2PROM模型。适用于各种型号的E2PROM，代码内部有参数可选。(Written in verilog I2C- E2PROM model. E2PROM, the internal code applicable to various types of optional parameters.)

CPLD例程(语言)《Verilog HDL数字控制系统设计实例》AVR_Core.tar.gz-.rar(CPLDprogram dialogue /Verilog language design examples)

RS（255,239） FEC , 编解码， FPGA， 《RS编解码的FPGA实现》， 东南大学硕士论文用到的源代码，以及详细讲解-RS（上传 (上传 (1)1)255,239）， FEC， encoding and decoding, postgraduate s essay

在DE2-115板上，移植simple socket server，实现PC 上使用Telnet客户端 通过网口控制开发板上的LED灯，亲测可用。

UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在FPGA开发板设计中，UART用来与PC进行通信，包括数据通信，命令和控制信息的传输。实验之前我们先来了解一下Uart的通信协议和传输时序。

这是一个代码，采用Xilinx公司的产生随机数。这种形式可以让你产生随机整数。来自大气噪声的随机性，这对许多目的比通常使用的计算机程序的伪随机数算法。

《Altera FPGA_CPLD设计 高级篇》详细介绍FPGA应用于高级特性，LogicLock设计，时序约束，设计优化，高级工具及系统级设计技术，是深入学习FPGA的重要材料(" Altera FPGA_CPLD advanced part design" details FPGA used in advanced features, LogicLock design, timing constraints, design optimization, system-level design tools and advanced technology, in-depth study is an important material for FPGA)

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