本代码实现了全加器功能，适合初学者学习

使用verilog hdl语言编程正弦波信号，能仿真出结果(Can use verilog HDL language programming sine wave signal, the simulation results )

FSK信号发生器，基于VHDL语言，好用的！-FSK signal generator, based on the VHDL language, useful!

verilog写的数字频率计的控制模块,对程序进行控制-written in Verilog digital frequency meter control module, the program control

使用verilog语言完成了基于cordic算法求反正切的计算，精度为8次迭代(Verilog language used to complete based on CORDIC algorithm for arctangent calculation, an accuracy of 8 iterations)

CAN VHDL Code. Behavioral implementation of CAN bus interface.

  设计一个具有较高安全性和较低成本的通用电子密码锁，其具体功能要求如下:  (1) 数码输入：每按下一个数字键：就输入一个数值，并在显示器上的最右方显示出该数值，同时将先前输入的数据依序左移一个数字位臵 (2) 数码清除：按下此键可清除前面所有的输入值，清除成为“0000”。 (3) 密码更改：按下此键时会将目前的数字设定成新的密码。 (4) 激活电锁：按下此键可将密码锁上锁。 (5) 解除电锁：按下此键会检查输入的密码是否正确，密码正确即开锁。

802.1as gptp标准包解析verilog模块。用于实现EAVB协议的重要部分。(802.1as gptp verilog module, part of EAVB procotol)

库 ieee ； 使用 ieee.std_logic_1164.all ； 使用 ieee.std_logic_arith.all ； 使用 ieee.std_logic_unsigned.all ； 实体三叶因子 1 是 端口 ( 赤  角： 在 std_logic ； rst: 在 std_logic ； q1: std_logic 出） ； 结束三叶因子 1 ； 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

说明：  利用Matlab/simulink实现电力仿真，其中单相逆变可用于多电平变流器的基础使用，本案例提供了不同调制手段实现逆变的模型(Matlab / Simulink is used to realize power simulation, in which single-phase inverter can be used as the basis of multi-level converter. This case provides the inverter model with different modulation means)

FPGA的SRAM存储器的控制程序，包括时序测试-FPGA