ADC转换的verilog实现

fifo是大多数设计中非常重要的模块；

The IEEE 30-bus modified test system has 6 synchronous machines with IEEE type-1 exciters, 4 of which are synchronous compensators, 36 buses, 37 transmission lines, 10 transformers and 21 constant impedance loads. The total load demand is 283.4 MW and 126.2 MVAr.

基于USART的ARM与FPGA通信实验(Based on the ARM and FPGA communication experiment of USART )

说明：  通过spi实现加速度计adxl357读取xyz三轴方向的加速度值(Accelerometers adxl357 read the acceleration value of XYZ three-axis direction through SPI)

该代码实现了对SD 卡的读写操作，是一个较好的范例。(The code achieves access reading SD CARD based on DE-2，It is a good example。)

调用SDRAM的IP核，实现按键控制SDRAM数据发送到led灯内，使按键对应的led灯点亮，通过TESTBENCH进行仿真验证；

键盘按键消抖,短时间内的摁键键值采集，在规定时间内，如果存在按键的上升沿和下降沿，不予以采集，超过该时间，则采集为该键当前状态值

硬件描述语言HDL(Hardware Des—cription Lan— guage)是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速度等方向发展。以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展。HDL在这种形势下显示出了巨大的优势。展望将来HDL在硬件设计领域的地位将与c和C++在软件设计领域的地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。  Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一。另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体。资源也远比VHDL丰富，且非常容易学习掌握。 本文是以Verilog HDL语言为手段。设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经ModelSim SE 10.1a软件仿真。

这个代码主要展示了异步fifo的读的功能和写的功能(This code mainly shows the function of asynchronous FIFO and the function of writing.)

使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上实现对4x4键盘的输入控制，并显示在一个8段式数码管上。(The use of Altera' s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 the development board to realize 4x4 keyboard input control, and displayed in an eight-stage digital pipe.)