《Verilog HDL 程序设计教程》6

非常好的SDRAM Controller 设计文档。工程必备-SDRAM Controller Design of a very good document. Works required

matlab code for communication

JOP字节码获取的源码，很重要，具体FPGA中实现-JOP byte code access to the source code is important to achieve specific FPGA

有关gal器件的编程入门，以及常见逻辑门、计数器VHDL程序(For gal device programming entry, as well as common logic gates, counters VHDL program)

cpld/fpga积分梳状滤波器(CIC)设计-cpld/fpga Integral comb filter (CIC) design

verilog 键盘输入程序，用于led灯的显示-Verilog keyboard input program for led lights display

完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换，用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成：锁相环模块，分频定时模块，时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真，再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟；定时模块定时5秒，每5秒转换一种图形显示方式；时序控制模块用于扫描及消隐，使能够正常显示；显示模块 用于显示。各模块正确连线、定义引脚和仿真后，可以下载到FPGA中，连接显示器来显示，六种图形方案每5秒转换，循环。

useful VHDL document for programmer

fir低通滤波器 用于dspbuilder pll：25nss data 400khz sin 10.8khz 已通过测试。 (fir low pass filter for dspbuilder pll: 25nss data 400khz sin 10.8khz has been tested.)

I am in need of some codes of HDL