-
非常好的SDRAM Controller 设计文档。工程必备
非常好的SDRAM Controller 设计文档。工程必备-SDRAM Controller Design of a very good document. Works required
- 2023-08-30 16:25:04下载
- 积分:1
-
bhaswatiml
matlab code for communication
- 2013-11-07 00:43:24下载
- 积分:1
-
JOP字节码获取的源码,很重要,具体FPGA中实现
JOP字节码获取的源码,很重要,具体FPGA中实现-JOP byte code access to the source code is important to achieve specific FPGA
- 2022-01-26 02:39:47下载
- 积分:1
-
GAL
有关gal器件的编程入门,以及常见逻辑门、计数器VHDL程序(For gal device programming entry, as well as common logic gates, counters VHDL program)
- 2013-07-09 22:50:01下载
- 积分:1
-
cpld/fpga Integral comb filter (CIC) design
cpld/fpga积分梳状滤波器(CIC)设计-cpld/fpga Integral comb filter (CIC) design
- 2022-07-08 17:49:24下载
- 积分:1
-
Verilog keyboard input program for led lights display
verilog 键盘输入程序,用于led灯的显示-Verilog keyboard input program for led lights display
- 2023-01-08 14:55:03下载
- 积分:1
-
眼电图形刺激器设计
完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换,用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成:锁相环模块,分频定时模块,时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真,再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟;定时模块定时5秒,每5秒转换一种图形显示方式;时序控制模块用于扫描及消隐,使能够正常显示;显示模块 用于显示。各模块正确连线、定义引脚和仿真后,可以下载到FPGA中,连接显示器来显示,六种图形方案每5秒转换,循环。
- 2022-01-22 08:35:40下载
- 积分:1
-
useful VHDL document for programmer
useful VHDL document for programmer
- 2022-02-28 15:00:15下载
- 积分:1
-
ffirr_166i
fir低通滤波器 用于dspbuilder pll:25nss data 400khz sin 10.8khz 已通过测试。
(fir low pass filter for dspbuilder pll: 25nss data 400khz sin 10.8khz has been tested.)
- 2012-06-10 17:54:50下载
- 积分:1
-
54948739-Digital-Signal-Processing-With-Field-Pro
I am in need of some codes of HDL
- 2014-02-10 22:18:48下载
- 积分:1