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含有FIFO的串口发送模块-发送字符串VerilogHDL

于 2022-02-16 发布 文件大小:1.76 MB
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代码说明:

本资源是基于FPGA的一个硬件串口模块设计,其中包括的模块有:datagene.v,uart_speed_select.v,fifo_232.v,uart_ctrl.v,uart_tx.v,uartfifo.v,其中uartfifo.v为顶层模块,它调用上述的一些模块,完成相关的功能,本设计主要实现的功能是串口的字符串发送。不是简单的单字节发送,而是完成字符串的发送。

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  • FPGA 的UDP实现
    FPGA 的UDP实现,能够实现ARP、IP、UDP协议。已经通过验证。
    2022-12-13 19:55:03下载
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  • pci_fpga
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    2013-10-12 11:39:45下载
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  • VendingMachine
    VHDL Vendingmachine source
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  • FIFO
    fifi asyncronous and syncronus
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  • I2C MASTER
    I2C verilog code I2C僅使用兩個雙向開漏線,串列資料線(SDA)和串列時鐘線(SCL),上拉了電阻。使用的典型電壓是+5 V或+3.3 V(雖然其他電壓系統也是允許的)。 在I2C參考設計中,使用7位或10位(取決於所使用的裝置)位址空間。普通I2C匯流排速度為100 kbit / s的標準模式和10 kbit / s的低速模式,但任意低時脈速率也是允許的。 I2C的最新修訂可以承載更多的節點,並以更快的速度執行[b]。這些速度被更廣泛地使用在嵌入式系統中而不是PC上。I2C也有其他的特性,例如16位元尋址。(I2C verilog code I2C (Inter-Integrated Circuit))
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  • 网络 UDP协议,支持ML605开发板,
    利用ISE本身的IP核,实现GMII的网络传输,在ML605开发板上调试过,可以跑,有兴趣的可以看看,相互学习嘛
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    VCS详细学习资料。内涵专业研究院所内部培训资料。适合于初学者学习使用,易于上手。(VCS learning)
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    一个用verilog实现的五子棋程序,用在fpga上,连接显示器,可选择与电脑对战或是双人对战,按wsad控制方向,回车控制落子,程序会自动判断输赢并显示结果(A 331 procedures implemented by verilog, used in fpga, connect the monitor, you can choose to play against the computer or a double play, press wsad control the direction, carriage control Lazi, the program will automatically determine the winners and losers and display the results)
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