超声测距系统

vhdl code for fir filter

基于芯片5CSEBA6U2317，实现按键控制LED灯闪的速度的Verilog实现。(Realize the Verilog realization of the flow lamp.)

本文使用三级流水线的方式实现CPU。该CPU工实现加、减、移位、跳转等十多条常用指令。并在FPGA开发板中成功实现流水灯。频率能达到200M.该CPU实现的方式简单，适合初学者学习。里面有详细代码和指令结构。

计数器的程序，eda编程用的，vhdl语言编程，大家下载看看吧(Program counter, eda programming used, vhdl programming )

Xilinx Sysgen User Guide

说明：  基于fpga的激光测距系统，可以给工程提供理论指导(The laser ranging system based on FPGA can provide theoretical guidance for engineering)

这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。( 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语 日语 这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。 This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)

说明：  本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)

rmii 以太网接口时序源代码，值得开发借鉴的哦(verilog hdl)

资源描述基于FPGA v5的ram制作以及测试啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊。。。