使用 fifo 来交换不同的时钟

微机原理实验，数字钟，基于Basys 2开发板，使用ISE编程

定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)

基于VHDL语言的基带线路码产生电路设计（毕业论文），内涵完整的源代码(Based on VHDL language baseband line code generation circuit design (Thesis), meaning the complete source code)

 ADPCM编码的Verilog编码实现，代码有详细的注释，编译通过 内部包含每次设计以及改进文件更新记录，相应的信号说明描述，丰富的注释更好的帮助你掌握ADPCM音频信号编码

VHDL CODE FOR SQUARE WAVE GENERATOR

adder_array的设计。加法器阵列设计，顶层模块，四步流水，21位(adder_array the design. The adder array design, top-level module, four-step pipeline, 21)

实现了光OFDM模块的各个功能，同时仿真分析了OFDM的载波幅度谱、相位谱、每个载波对应的时域信号、整个时域/频域的OFDM、每个接收符号的分布图。计算了相位差等等(To achieve the various functions of the optical OFDM module, the simulation analysis of the the the OFDM carrier amplitude spectrum and phase spectrum, and the time domain signal corresponding to each carrier, the whole time domain/frequency domain OFDM, each reception symbol maps. Calculated phase difference)

此部分verilog代码为ldpc的最小和译码算法verilog源代码。verilog源代码适用于Xilinx和altera开发环境。

1. 本实例用于控制开发板上面的SDRAM完成读写功能；先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。2. part1目录是使用Modelsim仿真的工程；3. part2目录是在开发版上面验证的工程；

一个开源mips处理器verilog 源码(wishbone interface wishbone interface)