GPS 码 nco 码跟踪环累加模块设计

ufm 演示关于格 CPLD，使用这个项目，可以使用关于格 CPLD 国米闪光

酷睿系列流水灯通用程序，来回往返流水，点亮led(ledwater for ep2c8q208c8)

基于FPGA的数字时钟设计，通过lcd1602显示时钟，时钟可调节，主要针对学习用FPGA来驱动lcd1602显示，以及学习verilog硬件描述语言。

一个三分频verilog模块，可以用来学习基本结构。(A three points frequency verilog module can be used to study the basic structure.)

16 bit switch input view in hexa format on 7seg display

其中两个项目自己做的：一个是雷达模拟跟踪，基于FPGA/CPLD的，里面包含了PCB和VHDL码，还有一个是SDIO的驱动程序（包括PCB原理图，SDIO协议方面的资料还有就是源码，这项目可用），还有一些嵌入式方面的资料，如TCP/IP协议栈的实现，FPGA的一些仿真实例(Two of the projects themselves to do: a tracking radar simulator is based on FPGA/CPLD)

这是维特比译码器 verilog 代码生成器进行测试和 FPGA 验证。

采用vhdl代码描述自适应滤波器，具有很好的可参考性，和实用性(Vhdl code to describe the use of adaptive filter, can be found with a good nature and usefulness of)

说明：  基于无源蜂鸣器和矩阵按键的电子琴系统设计(design of Electronic Piano System Based on Passive Buzzer and Matrix Key)

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)