cmv2000

此筛选器是由语言 HDL 设计的。成功模拟上协同作用。此筛选器用于视频和图像处理项目，降低盐及胡椒噪音。

它是基于Verilog硬件描述语言浮动乘法器的数字化设计。该设计可以实现全功能，是更好的灵活性，其理论基础上浮动计算并补偿位移倍增。

这是古代vedic数学家设计的8 x 8 vedic乘法器的源代码旨。全加操作使用了全加法器。

基于QuartusII环境下以模块化的形式做成的视频复合同步信号。(QuartusII-based environment to create the form of modular composite video sync signal.)

计算机组成原理课程实验使用软件，Thinpad教学机教学实验软件 实现mips代码到机器代码之间的转换 实现本机和FPGA板的通信，将机器代码送入 可在本机编写代码送入fpga板的sram中，fpga板的cpu会运行(Computer architecture course experiment using software, Thinpad teaching machine teaching experiment software mips code into machine code conversion for communication between the machine and the FPGA board can be fed into the machine code written in native code into the fpga board sram in, fpga board cpu runs)

16 bit switch input view in hexa format on 7seg display

关于FPGA排序算法的研究文献，有全排序和一些归并算法的文献介绍。(FPGA sequencing algorithm on the literature, there are some sort of sorting algorithm and the literature on the merger.)

本文针对如今我国视频监控的需要，设计并完成了一种基于FPGA芯片的视频监控系统。该系统使用Verilog HDL语言描述整个硬件架构，使得系统性能更为稳定，操作更为简单。该系统通过OV7670摄像头获取图像数据从CMOS图像传感器引入FPGA，并编写了总线接口以便将数据交给Nios Ⅱ处理器处理。经过FPGA采集、

EDA用maxplus2开发设计的简易数字钟，适合初学者，vhdL语言(EDA maxplus2 in development and design of simple digital clock, is suitable for beginners, vhdL language )

基于fpga的位同步信号提取仿真 使用vhdl语言 quartus(To use vhdl language quartus fpga bit synchronization signal extraction-based simulation)