vedic 乘法器的 verilog 代码

AD706在Sparten6使用的FPGA代码，测试通过(AD706 FPGA Code In Sparten6)

CYPRESS官方给的FPGA程序，用于调试USB3.0接口(Verilog source files for debugging USB3.0 interface)

VHDL 波形防止抖动程序,学习试验材料(VHDL prevent jitter waveform procedures, the pilot study materials)

密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)

模块

低频数字式相位测量仪，数码管显示相位差，精度为0.1(Low frequency digital phase measuring instrument, digital pipe display phase difference )

说明：  图像去雾算法FPGA实现，使用xilinx Vivado开发环境(Image dehazing algorithm FPGA implementation using xilinx Vivado development environment)

很有用的10bit串并转换verilog程序，需要的可以拿去参考下，在quartusII上已验证过(Useful 10bit string and convert verilog program, need to take a reference, has been verified in quartusII)

应用背景输入向量并行内置自测试（BIST）监测在电路正常运行时执行测试方案不需要设置一个需要设置的电路线来进行测试。这些计划是基于硬件开销和并发测试潜伏期（CTL），即为测试所需的时间完成，而电路工作正常。在这个简短的，我们提出一种新的输入矢量并行BIST方案监测，以在监视一组（称为窗口）的向量的想法电路的输入，在正常操作期间，和一个静态的ramlike使用结构存储的相对位置的载体，达到在检查窗口的电路的输入，所提出的方案显示表现明显优于先前提出的计划相对于硬件开销和CTL的权衡。关键技术内置自测试（BIST）技术构成的一类方案这将提供高性能测试的性能故障覆盖，而同时，他们放松的依赖昂贵的外部测试设备。因此，它们构成一个有吸引力的解决方案的问题，测试超大规模集成电路设备[ 1 ]。BIST技术通常分为离线和在线。离线结构在正常模式下操作（在这期间内电路是空闲的）或测试模式。在测试过程中，所产生的输入通过一个测试生成模块被施加到电路的输入在测试（削减）和响应被捕获到一个响应验证者（RV）。因此，进行测试，正常运行削减是停顿，因此，该系统的性能在该电路被包括，被降解。