mips 程序

频率计 测量范围1-100MHz 测量阈值0.1s 计数部分为FPGA/CPLD 语言VHDL 显示部分为51 单片机加八位数码管 语言C(Frequency meter Measuring range 1-100 MHZ Measure threshold is 0.1 s Count part of FPGA/CPLD Language VHDL Display part of 51 MCU with eight digital tube Language C)

VIVADO pl端文档 基于zynq 7020(vivado soc pl example text of zynq)

thesis about design and implementation neural network using FPGA

USB转RS232RSTTLRS485FT232+SP213串口的原理图AD画的(USB to RS232RSTTLRS485FT232+SP213 serial port schematic AD drawing)

在quartus平台下使用verilog语言编程实现简单的单流水线CPU，可以执行16条基本指令(Quartus platform in the verilog language programming using a simple single-line CPU, can perform 16 basic instructions)

在大部分的数字信号处理 (DSP) 应用程序的关键操作是乘法和积累。实时信号处理要求高速度 和低功耗的高吞吐量乘数-蓄能器 (MAC) 股，始终是以实现高性能数字信号处理系统的关键。 这项工作的目的是，设计和执行的一个低功率 MAC 单位与块技术扶持，以节省电源。首先，1 位 MAC 单元而设计，用适当 几何图形，使功率优化、 区域和延迟。在管道阶段在延迟 MAC 单位估计基于控制单元为了控制数据 用于低功率的 MAC 块之间的流量。同样，N 位 MAC 单元设计和使用，使流水线的阶段控制逻辑的低功耗控制 适当的时间。设计的加法器单元格具有优势的业务速度高，小晶体管计数和低功耗。MAC 在 0.18um 上实现 CMOS 技术 使用节奏演奏家工具。在各种体系结构中的此文件 alsoinvestigates 乘数和加法器哪些是适合高吞吐量信号的实现

用Hspice实现一个三输入异或门，并分析其功耗和延时。(A three input XOR gate is implemented by Hspice, and its power consumption and delay are analyzed.)

这是ADC CS5368的verilog hdl驱动代码。可以驱动多个ADC CS5368，省去了底层ADC的驱动

说明：  学习fpga的工具signaltap软件使用说明书，好工具(Learn the instruction manual of signaltap software, a good tool)

挂靠在AMBA2.0的AHB总线上的DMA装置，用于直接发起数据传输。(Anchored the DMA devices the AHB bus AMBA2.0, for initiating data transfer.)