子带编码，在Verilog SPIHT算法

DSP与FPGA时序接口模块，已经经过测试，保证读写稳定(The Interface of DSP to FPGA)

说明：  quartus II中文用户教程(英文版的完全翻译）,和一切爱好可编程器件的同仁共勉之(Quartus II Chinese user guide (English version of the full translation) love and all programmable devices colleagues share Zhi)

关于5-11APSK在高斯信道中的误码率分析仿真程序，对具体调制方式及解码方式都有详细的过程(About 5-11APSK in Gaussian channel bit error rate analysis simulation program, has a detailed specific modulation and decoding process)

des code source vhdl sur fpga

说明：  BUS documentation and map reffereces

OQPSK在AWGN和频率选择性衰落信道中的仿真(OQPSK the AWGN and frequency selective fading channel simulation)

基于状态机的优秀SPI输出程序（以DAC7512为基础，可修改）(VHDL code about SPI)

可以获取各种字符，并在数码管显示出来，非常的靠谱且稳定(Various characters can be acquired and displayed on the digital tube.)

说明：  运用VHDL描述函数发生器的各个波形，可有构成多功能函数发生器。(VHDL description of the use of various function generator waveforms, can constitute a multi-purpose function generator.)

uart-gen.rar,是关于异步通信的1.在内部环路测试没有问题，逻辑应该基本是没有问题的。但是如果转成外部通讯的话，看一下数据输入和输出时候的同步性。 2.用逻辑分析仪或者chipscope抓一下错误的数据，看能不能找到错误发生的规律。 3.请关注一下波特率的设置：在内部测试的时候是不是和外面接收时候一样，注意到波特率和频率的关系。 4.将ucf里面io试着换一下，查一下io的驱动能力，还有io最好不要悬空，接弱上拉看看。