ahb 总线协议

用verilog编写的can总线控制器，包括设计参考历程和仿真程序，以及开发文档！(Written by verilog can bus controller, including the design reference course and simulation program, and the development of the document!)

vhdl语言编程入门实例100个，部分附有仿真波形图，和一些基本的讲解-vhdl examples

设计一个可供6组参赛选手使用的抢答器，具体要求如下：1)  可容纳6组参赛者的数字智能抢答器，每组设置一个抢答按钮供抢答者使用；2)  电路具有第一抢答信号的鉴别和锁存功能；3)  设置计分电路4)  设置犯规电路。顶层设计使用图形模块连线搭建，顶层功能模快均使用VHDL语言编写

两篇中文论文，详细叙述了Farrow滤波器的设计方式和理论基础，非常实用！(Two Chinese papers, described in detail Farrow filter design methods and theoretical foundation, very useful!)

顶级模块名称是 "_register32"。它包括许多包括 files(instance)、 _dff、 _dlatch、 和盖茨。 你可以看到整体的图表中，像 RTL 查看器后, 合成。 _register8 包含在顶部模块

人的移动的跟踪，VERILOG实现，能跟踪人的画面移动(Tracking the movement of people, VERILOG realize that can track the person)

使用CPLD进行驱动电机演示，使用硬件编程语言，适合初学者-use of motor-driven CPLD for a demonstration of the use of hardware programming language, suitable for beginners

利用FPGA实现的脉宽测试技术,基于VHDL,测试误差为时钟周期-Use of FPGA technology to achieve the pulse-width test, based on VHDL, test error of clock cycles

VHDL实例这是我下载到的最好的VHDL实例，看完这些实例，可以使你有一个长足的进展-VHDL example

十进制计算机，实现十进制计数功能，简单可靠(vhdl)