源实现YUV到RGB的转换

It is vhdl code for defining a finite state machine

利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现(localbus interface with PowerPC using Verilog)

密码锁，大学数字eda课程顺序锁的源代码，有2位或者4位的顺序锁，可以在fpga或者cpld上实现 (Password lock, digital eda course the order of the source code of the locks, the order of two or four locks, and can be implemented on the fpga or cpld)

这是我的VHDL格式的电子密码锁源程序，请站长审核啊-This is my VHDL source code format of the electronic lock, please review ah owners

FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation

用verilog写的简单的CPU，有详细注释(Use verilog to write a simple CPU, with detailed notes)

采用vhdl代码描述自适应滤波器，具有很好的可参考性，和实用性(Vhdl code to describe the use of adaptive filter, can be found with a good nature and usefulness of)

随着社会的发展和科学技术的进步，现代社会对测量仪器的需 求越来越广，对仪器的性能要求也越来越高。在迅速发展的集成电 路技术和计算机技术的推动下，测量仪器也正发生巨大的变化。以 虚拟仪器为代表的新型测量仪器改变了传统仪器的思想，它们充分 利用计算机强大的软硬件功能，把计算机技术和测量技术紧密结合 起来。特别是基于计算机平台的各种测量仪器由于成本低、使用方 便等优点得到了更广泛的应用，在计算机普及率比较高的高等院校， 这种测量仪器对教学和科研都有重要的使用价值。 本文作者在对各种数字测量系统深入研究的基础之上，采用虚 拟仪器的思想，结合计算机的结构特点，设计出一套以计算机为平 台，包含信号采集与显示的综合测试系统。本系统包括有频率计、 示波器、频谱分析仪等多种仪器的功能。能对信号进行综合测量。 系统的关键部分是高速数据采集。系统中的逻辑控制部分采用CPLD 来实现，大大提高了系统的集成度。系统在信号的采样方法上采用 了一种新的方案并进行了试验验证。本文从系统总体设计的角度， 对整个系统的方案设计、制板、调试过程以及试验结果等方面进行 了详细论述。 -err

利用8段数码管实现的秒表时钟，FPGA使用EP2C80208C8N，通过例化数码管控制模块、秒表计时模块、时钟进位模块等实现准确计时。

AVS运动补偿电路的VLSI设计与实现 提出了一种基于AVS标准的高效的运动补偿电路硬件结构，该设计采用了8 X 8块级流 水线操作，运动矢量归一化处理和插值滤波器组保证了流水线的高效运行以及硬件资源的最优 利用。采用Verilog语言完成了VLSI设计，并通过EDA软件给出仿真和综合结果。-AVS motion compensation circuit of VLSI Design and Implementation of a standard based on the AVS motion compensation circuit efficient hardware structure, the design used 8 X 8 block-level pipelining, the normalized motion vector processing and interpolation filter bank guarantee efficient operation of the pipeline, as well as the optimal use of hardware resources. Using Verilog language completed VLSI design and EDA software through simulation and synthesis results.