字符串模式匹配算法（KMP算法）

数字下变频DDC的设计verilog 源代码，经过实际验证。通过查表法获得cos,sin的值，ROM cos.v, Sin.v dds数字频率直接产生，进行数字下变频。并且有vhdl的源代码；值得做射频基带的 人员参考，需要一定的软件无线电方面的知识。

大多数算法用于跟踪视频中的对象由两个部分组成： 被跟踪对象的动力学模型和它的外观模型。外观模型是经常跟踪，也许从训练图像之前建造，然后用作-时，跟踪测试序列。 如果测试序列中不包含的对象或照明条件下，不确切地匹配那些训练数据的外观吗？通常情况下，追踪与固定的外观模型将在这些情况下表现不佳。 在这个项目中不能使用期间跟踪增量改进目标的子空间外观模型来提供了新的外观信息。这种算法的关键是一种新的增量算法为 PCA，允许高效的子空间更新。

应用背景`时间1ns / 1ps/////////////////////////////////////////////////////////////////////////////////// /公司：和；/ / /工程师；/ / / / / / / / / /；//创建日期： ； ；15:48:50 11 / 30 / 2关键技术`时间1ns / 1ps///////////////////////////////////////////////////////////////////////////////// /公司：和；/ /工程师：/ / / ///创建日期： ；15:49:44 11 / 30 / 2015/ /设计名称： ；semaforo/ /模块名称： ；C：/用户/学生/文件/应用/ 7 / semaforo_edgar semaforo_fix V。/ /项目名称： ；semaforo_edgar/ /目标设备；/ /工具版本；/ /描述：&；/ / / // / Verilog测试夹具的ISE模块创建：semaforo/ / / // /依赖关系：/ / / / / / / / / /；/ /修订：/ /修订0.01文件创建/ /附加评论：/ / / / / / / / / /；////////////////////////////////////////////////////////////////////////////////模块semaforo_fix；/ /输入reg RST；reg CLK；/ /输出丝SR1；丝SA1；丝SV1；金属锶；丝SA2；线2；//实例化在测单元（UUT）semaforo UUT（。RST（RST），& nbsp；。时钟（CLK），& nbsp；。SR1（SR1），& nbsp；。SA1（SA1），& nbsp；。SV1（STR），& nbsp；Sr（锶）。，& nbsp；。SA2（SA2），& nbsp；SV2（SV2）。）；初步开始/ /初始化输入RST = 0；时钟= 0；为全球复位完成100纳秒/ /等待# 100；和公司；及；及；在这里增加刺激终点和公司

小母牛问题- Heifer question

大致想法就是对于一个数abcdefg。。。比他小或等于的有abcdefg 个，其中不包括9的有（大致就是转成9进制， 如果不存在9的话转出来的大小就是小于等于abcdefg有几个十进制的数）a*9^n + b * 9 ^(n-1)....这样。但对于在高位出现过9了，那么低位的数字也就没有意义了，计算的话反而会重复，就在高位的下一位不+就好了 所以比abcdefg小的9的个数就是abcdefg-a*9^n + b * 9 ^(n-1)。。。这样多个。 一个高精度*纯洁的数字 + 高精度的加减操作就好了（因为确认了b >= a）。。 很奇怪大神们的思想都是一开始打表10^n - 9 ^ n什么的这样。。 渣渣的思路一开始就是一级一级往上乘果然跟大神们不是一个思维方式

列主消元法解线性方程组源程序-main-elimination method for solving linear equations source

dda算法是计算机图形学的基本算法，非常实用，建议大家用。可以画直线-dda algorithm is the basic algorithm in computer graphics, very useful, it is recommended by everyone. Can draw a straight line

vc6.0运行 ，关于拉格朗日插值的实现，原创可行,计算方法课老师留的题目

library IEEE;                       --库说明 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity bldzqdqwcb is                 Port ( clr: in  STD_LOGIC;                                 ----qing 0            clk,button0: in  STD_LOGIC; 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

本代码主要是winzip压缩算法代码，对想研究zip压缩算法的朋友，快些下载吧。