无线通信FPGA设计的例程源码

在matlab中8psk的调制和解调仿真程序(the modulation and demodulation of 8psk)

带时钟分频器的计数器的代码是用verilog编写的。代码是用verilog HDL编写的，完全可以合成，可以在FPGA上实现；

说明：  Matlab to hdl code for Least_square testbench

这是用verilog语言所编写的一个数字时钟程序，并在FPGA开发板上运行成功。相比于其他语言，veilog语言更加简洁，因此此程序包括各个模块，可以在开发板上仿真。

说明：  半带滤波器，用于sigma-delta DAC中的设计(Half-band filter for sigma-delta DAC design)

用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write DDR directly. The software can configure the transmission size.)

数字钟(Digital clock)

说明：  verilog编写的RS485读写驱动程序(RS485 read-write driver written by Verilog)

利用verilog编写的电梯程序，实现基本的电梯运行功能(Elevator program written by Verilog)

FPGA 与ad70676之间用并口通信 八个通道采集到的电压用串口打印出来(Parallel communication between FPGA and ad70676, the voltage collected by eight channels is printed out with serial port)