加法计数器的VHDL工程，程序，仿真图形

VHDL的初学者可以参考此VHDL加法器，相信会给你带来不小的收获-VHDL beginner can refer to the VHDL adder, I believe will bring you not a small harvest

pc104接口的verilog代码，仅供参考-pc104 verilog interface code for reference purposes only

FFT implementation using C program

说明：  实现了QPSK的调制，使用了ise自带的dds的IP核(QPSK is modulated and the IP core of DDS is used in ise.)

说明：  Verilog数字系统设计教程(第二版) 夏宇闻(Verilog Digital System Design Course (2nd Edition) Xia Yuwen)

使用DE2实现DDS，步骤简单，配置管脚可自查看(Using DE2 to realize DDS, the steps are simple and the pins can be self-checked.)

使用 7 赛格 LED 显示屏车载 （地址和数据字段） 来显示小时: 分钟: 秒的小数。这将意味着你有在董事会上运行一个实时时钟。 （为激励标记!!) 还提供以下附加功能： (a) 一个计时器设施 （提供启动和停止按钮），找到一个事件所需的时间。 (b) 一个报警设施 （设置和重置警报）。我们可以有多个闹钟吗？ 我们可以在哪里显示的短 （神秘） 消息提醒吗？ (d) 在哪里小时的范围从 0-24 而不是 0-12 的铁路时间格式显示时间。

FPGA的卷积编码小程序，VHDL描述，参数为2，1，7.(2,1,7 cov with VHDL.)

dp_xiliux 的 CPLD Verilog设计实验,串口演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, serial presentation. code test.

verilog实现的简易通用型CPI接口-verilog easy to achieve CPI general-purpose interface