VHDL的循环冗余校验发生器和接收器

Hynix公司8M Byte SDR SDRAM的Verilog语言仿真实现-Hynix" s 8M Byte SDR SDRAM Simulation of the Verilog language

实现的电子钟，资料非常全面，是一次课程设计的大作业，完成的质量很高。(Achieve the electronic clock information is very comprehensive, curriculum design job, completed high quality.)

八位并行数据转换为串行数据依时钟信号串行输出(Eight bit parallel data to serial data)

人的移动的跟踪，VERILOG实现，能跟踪人的画面移动(Tracking the movement of people, VERILOG realize that can track the person)

FFT程序，此程序虽然耗逻辑资源很大，但是在接受数据后的第7个时钟沿就可以输出FFT变换后的数据，对要求时延较低的系统可以考虑-FFT procedure, this procedure should not consume a lot of logic resources, but the data in the first seven clock can be output along the FFT transformed data, the requirements of time-delay system can be considered lower

自己编的VGA彩条信号发生器verilog ise环境-Own the VGA color signal generator verilog ise Environment

说明：  关于一个8位处理器的分析，和源代码，VHDL语言设计，经过测试(on an eight processors, and source code, VHDL design, the test)

一个完整的基于FPGA的IIR低通滤波器的设计方案，是一个研究生论文(master and doctor dissertation)

这是一个项目，设计一个计数器和 vhdl 语言文本液晶屏上显示。为了文本液晶屏上显示我们都用 vhdl 语言设计了液晶显示控制器。

基于FPGA的抢答器程序，VHDL 语言描述。(FPGA)