verilog rgb_yuv

说明：  FPGA实现PLL锁相环，输出不同频率的时钟控制信号。(FPGA realizes PLL and outputs clock control signals of different frequencies.)

Design of a GF(64)-LDPC Decoder Based on the EMS Algorithm

8b10b编码方式，verilog语言实现，有测试程序。能成功编码。没有环回验证，读者可自行编写环回验证测试程序。(8b10b encoding, verilog language, test procedures. Successful encoding. No loopback verification, readers can write your own loopback verification test procedures.)

基于AMBA总线的sram slave设计，32位总线，支持8/16/32位数据读写，SRAM空间大小是64KB，单周期读写(本设计不支持wait，即hready都拉高) SRAM是一个单端口（FiFo是双端口，这里就是一边读写就行，就使用单端口），大小是8*8K,支持低功耗（工作状态的功耗是low power standby 状态的几百倍），支持BIST 也预留了DFT port端口，可以有三种Model：function，BIST，DFT

SAA7113 ＦＰＧＡ开发实例，非常经典(The SAA7113 FPGA development examples, very classic)

hash加速器的verilog实现，也用于fpga或asic(hash verilog rtl )

ASK,FSK,PSK,DPSK调制解调的详细仿真代码(ASK, FSK, PSK, DPSK modulation and demodulation detailed simulation code)

一个简单的429协议实现的VHDL语言代码，具备基本的429数据字的收发功能，并且仿真通过，效果一般。(A simple 429 protocol to realize the VHDL language code, with basic data words of 429 transceiver functions, and through simulation, the effect of general.)

将串行数据转换为并行的 Verilog 代码。从 rs232 端口的 8 位串行数据转换为 8 位并行数据。

spartan3 芯片的例程，包括串口 按键等等                                                                                                                                                                                                                                                                                       &n