用FPGA实现电子钟

此代码可以实现16位二进制和BCD码之间的转换。(This code can realize the conversion between 16 bit binary and BCD code.)

说明：  verilog 编写的ldpc编码，含有两个文件(LDPC written by Verilog)

对于重点：蛇身控制算法，我开始的想法是将每个格子的坐标输入到存储器中，但由于过于繁琐和笨拙，我改为：保留头部的完整数据（位置、方向），其他部分只保留方向数据，并在VGA模块里面直接对蛇身进行控制，但是这个方案有一个弊端：它按照蛇身顺序刷新图像，每一帧图像只能刷新一个格子，时序存在问题并且刷新频率过慢，放弃了这个方案。 最终，将蛇身模块单独提出，各个模块协同工作，有效解决了时序问题和刷新问题。蛇身控制上，只控制蛇头，其他部位随头联动，完成了最终设计。

本文档对quartus与modelsim运用操作描述十分详细，对初学者，会有很大帮助！(Quartus and modelsim this document on the use of operations described in great detail, for beginners, there will be a great help!)

本人用verilog编写的UDP协议，经测试可用。(I am prepared to use verilog UDP protocol, the test is available.)

一个在CPLD，EPM70128上实现的PWM控制源程序。(A CPLD, EPM70128 realize the PWM control on the source.)

这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器(This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier)

说明：  数字钟通过verilog实现，并且支持Modelsim仿真，通过实验验证(The digital clock is implemented by Verilog and supports Modelsim simulation)

8位突发长度，一次64bit数据读写，MIG核(DDR3 controll implimention)

verilog写的39阶通带为20KHz的半带fir滤波器，经测试正确。(verilog halfband FIR)