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verilog编程实现的数字钟，里面有详尽的注释，整个工程直接打包，里面有波形图仿真，程序代码.v文件，可以直接下载到FPGA上运行显示，是电子线路测试实验的验收程序，扩展功能任意闹钟（手动设置时间）12小时/24小时切换自动报整点时数（几点响/亮几下）。基本功能以数字形式显示时、分；秒的用LED小时；能手动校时、校分

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单纯形法寻优，通过修改被控对象参数，利用单纯形法获取最优PID控制器参数

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改编lssvm。方便使用，guidence里有说明的demo。直接运行就可以，也可以根据自己的实际情况进行适当的修改。

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