h264+ffmpeg+opencv开发手册

该文件是一个基于MATLAB两电平仿真模型，经仿真验证可行，效果不错

【实例简介】ARM+DSP+CPLD开发板，可以作为参考来学习···

大功率的情况， 以及电源电压和负载电流变化大 的场合。其优点是开关频率固定， 便于控制。为 了提高变换器的功率密度， 减少单位输出功率的 体积和重量 ， 需将开关频率提高。将谐振变换器 与 P WM技术结合起来构成软开关 P WM控制方 案， 既能实现功率开关的软开关特点 ， 又能实现恒 频控制， 是当今电力电子技术领域研究热点之一。

　　模糊综合评判方法即将评价目标看成是由多种因素组成的模糊集合（称为因素集u），再设定这些因素所能选取的评审等级，组成评语的模糊集合（称为评判集v），分别求出各单一因素对各个评审等级的归属程度（称为模糊矩阵），然后根据各个因素在评价目标中的权重分配，通过计算（称为模糊矩阵合成），求出评价的定量解值。它是应用模糊变换原理和最大隶属度原则，对各因素作综合评价的。其原理表示为：

BP-PID程序 非常实用 可以直接运行，本人设计控制器多次用它

【实例简介】1. 绘制带有光照效果的场景； 2. 场景包含 3 个茶壶，通过键盘 123 可以分别选中三个茶壶，然后用鼠标对每个茶壶 进行分别的旋转； 3. 使用点光源，点光源为白色，以白色的球体表示； 4. 使用 3 个不同的点光源 i. 光源 1 的坐标设置在世界坐标系中，并围绕着三个茶壶的中心进行圆周运动； ii. 光源 2 的坐标 设置在观察坐标系，不发生变化； iii. 光源 3 的坐标设置在茶壶 1 的物体坐标系中，当茶壶 1 被选中进行旋转时，光 源 3 要跟随茶壶 1 做相同的旋转；

pandas 中文手册,便于初学者大致了解pandas大致功能。官方教程是官方文档的教程页面上的教程。包括：十分钟搞定 pandas、Pandas 秘籍、学习 Pandas

【实例简介】从pdg（超星）转为pdf，比较清晰；经典书； 目录： 一章：图与算法 二：最小树 三：最小树形图 四：网络优化与线性规划 五：最短路 六：最大流 七：最小费用流 八：二部图的匹配 九：一般图的匹配 十：中国邮递员问题 十一： NP完全理论 十二： 近似算法

这是有关飞行器姿态控制的matlab/simulink仿真程序，可以在此基础上进行控制算法的研究

MPU-6050 六轴传感器数据手册（中文）T。pvewTop View88昌翼24123122212019CLKIN18 GNDCLKIN 118 GNDNc 217|NcNC 2Nc6NCNc 316NCMPU-6000MPU-6050Nc16 NCNc514NCAUX DA613VDDAUX_DA613VDDmoQB5B召azQFN PackageQFN Package24-pin, 4mm x 4mm xo9mm24-pin, 4mm x 4mm x 0.9mm+2+7.2典型应用GNDCr 10n2巴2222l2巴2凹2CLKINMPU600回而MPU-6050 sAX CLAUX CLGNDClVLOGIC△NDGNDTypical Operating Circuits73所用电容规格器件标签规格数量校准滤波电容(Pm10)C1陶瓷,Ⅹ7R,0.1uF±10%,2VVDD旁路电容(Pin13)C2陶瓷,Ⅹ7R,0.1uF±10%,4∨电荷泵电容(Pin20)C3陶瓷,Ⅹ7R,10UF±10%,50VLOGC旁路电容(Pin8)C4陶瓷,X7R,10uF±10%,4V7.4上电过程建议Power-Up Sequencing1. TVDDR is VDD rise time: Time for vdd to risefrom 10% to 90% of its final valueVDDR2. TVDDR is $100msec3. tvr is VLOGIC rise time: Time forVLOGIC to rise from 10% to 90% of its finalVDDvaltlVR4. TVGR is S3msec90%5. TvG-VDD is the delay from the start of VDDramp to the start of VLOGIC riseVLOGIC10%6. TVLGVDD is 20: VLOGIC amplitude mustalways be sVDD amplitude7. VDD and VLOGIC must be monotonicramps1.VLOG|C振幅必须sVDD振幅2.VDD上升时间(TvDR)为实际值的10%到90%之间3.VDD上升时间(TvDR)≤100ms4.ⅥLOGC上升时间( TVLGR)为实际值的10%到90%之间5. VLOGIO上爪时间(TvcR)≤3ms6. TVG-VDD为从VDD上升沿到LOG|C上升沿的时间7.VDD和ⅥLOGC必须是单调边沿7.5系统结构图CLKINCLKOUTacknowledgSCL FROMMASTER8clock pulse forSTARTacknowledgementconditionAcknowledge on the ic bus通信开始标志(S)发出后,主设备会传送一个7位的Save地址,并且后面跟着一个第8位,称为Read/ Write位。R^W位表小主改备是在接受从改备的数据还是在向其写数据。然后,主设备释放SDA线,等待从设各的应答信号(ACK)。每个字节的传输都要跟随有一个应答位。应答产生时,从设备将SDA线拉低并且在SCL为晑电平时保持低。数据传输总是以停止标志(P)结束,然后释放通信线路。然而,主设备也可以产生重复的开始信号去操作另一台从设备,而不发出结束标志。综上可知,所有的SDA信号变化都要在SCL时钟为低电平时进行,除了廾始和结束标志。SDA91-7891-7START ADDRESS RN ACKDATAACKDATAACK STOPconditionComplete IC Data Transfer如果要写MPU-60X0寄存器,主设备除了发出开始标志(S)和地址位,还要加一个R∧W位,0为写,1为读。在第9个时钟周期(高电平时),MPU-60X0产生应答信号。然后主设备开始传送奇行器地址(RA),接到应答后,开始传送寄存器数据,然后仍然要有应答信号,依次类推。单字节写入时序Master S AD+WRADATASlaveACKACKACK连续写入时序