企业级的网络设计方案的规划与测试
中海工业（江苏）有限公司作为一个大型的造船业基地，负责船舶工业的各项任务，而各项任务作为一个整体又需要各种数据信息的交流整合，因此公司的信息化建设是对于各项业务正常稳定进行的通讯保证，信息化网络的设计必须充分考虑到数字化使用和智能化管理的要求，遵循功能性、实用性、兼容性、前瞻性、安全性、扩展性和经济性的原则。素,并对大型企计算机企业网的建设提出了相应的方法和策略。在总结以往网络设计方案的基础上,提出了一种基于交换机组网模式和路由器组网模式相结合的网络设计方案,通过对核心层网络设计、汇聚层网络设计和接入层网络设计的方案设计的总结,使得网络设计方案能够将两个地域上分开的部分,采用通过各自的核心交换机连接的方式,保证线路和设备接口的稳定,并且保证数据能安全和可靠地传输。在计算机和通信內络系统的结构设计攴网络规划设计时,常常要进行大量的仿真分析,本文介绍的就是一种先进的网络仿真软件OPNET。文中介绍了 OPNET的组成、特点及其网络仿真的方法与步骤,并且给出了 OPNET在局域网规划和设计中的应用企业网,网络规划和设计,络仿真, OPNET第页第页第页附件四上海交通大学学位论文原创性声明本人郑重声明:所呈交的学位论文,是本人在导师的指导下,独立进行研究工作所取得的成果。除文中已经注明引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。学位论文作者签名;支训口期:208年2月必日附件五上海交通大学学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定,同意学校保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权上海交通大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文保密口,在年解密后适用本授权书。本学位论文属于不保密M(请在以上方框内打学位论文作者签名,士X指导教师签名:龙多日期:208年10月28日日期>1年0月28为适应企业信息化的发展,满足日益增长的通讯需求和网络的稳定运行,如今的大型企业网络建设比传统企业网络建设提出更高的要求,主要表现在如下几个方间:)现代大型企业网络需要高带宽和高性能,以满足企业员工工日益增长的通讯需求。随着计算机技术的多样化发展,基于网络的各种应用日益增多,如今的企业网络已经发展成为一个多业务载平台,它不仅要继续承载企业的办公自动化和浏览等简单的数据业务,还要承载涉及个业生产运营的各种业务应用系统数据,以及带宽和时延都要求很高的电话、视频会议等多媒体业务,因此数据流量将大大增加,尤其是对核心网络的数据交换能力提出前所未有的要求)现代大型企业网终需要更高的可靠性和实时性,用以保障企业生产运营的止常进行。随着企业各种业务需要在计算机网络上进行操作,如何保障企业网络无屮断运行已经成为保证企业正常的生产运营的关键。现代人型企业网络在可靠性设计方面主要应从三方面考虑:首先是设备级可靠性设计,这里不仅要考察网络设备是否实现了关键部件的冗余备份,还要从网络设备整体设计架构、处理引擎种类笭多方面去考察;其次是业务的可靠性设计,这里要注意网络设备在故障倒换过程中是香对业务的正常运行有影响;再次是链路的可靠性设计,以人网的链路安仝来自于它的多路径选择,所以在企业网络建设时要考虑网络设备是否能够提供冇效的链路自愈手段和快速重路由协议的支持现代大型企业网络需要提供完善的端到端保障,以满足企业网多业务承载的需求。大型企业网络承载业务的不断增多,单纯的提高带宽并不能够有效的保縫数据交换的畅通无阻,所以如今的大型企业网络建设必须要考虑到网络应能够智能的识別应用事件的紧急和重要程度,如视频、音频、数据流,同时能够调度网终中的资源,保证重要和紧急业务的带宽、时延、优先级和无阻塞的传送,实现对业务的合理调度才是一个大型企业网络提供高效实用服务的保障。)现代大犁企业网络应提供更完善的网络安全解决方案,以阻击病毒和黑客的攻击,减少企业的经济损失传统个业网络的安全措施主要是通过部署防火墙、、杀毒软件以及配合交换机或路由器的访问列表来实现对于病毒和黑客攻击的防御,但实践证明这些第页被动的防御措施并不能有效的解决企业网络的全问题。在企业网络已经成为公司生产运营的重要组成部分的今天,现代企业网络必须要有一整套从用户接入控制,病毒报文识别到主动抑制的一系列安全控制于段,才能有效的保证企业网终的稳定运行。网络设计人员通常有能力创建出一个符合要求的企业网络,但当问题出现的时候,他们却不能采用构建网络时的思维来解决这些问题。每一次对网络的升级、打补」以及修改都会进一步增加网络的复杂性。这些问题可能导致网络难以被人理解,也不易于故障排除。随着时间的推移,可能导致网络不如预期的那样运行良好,随着网络规模的不断增长而不能很好的扩展,并且不能达到客户的需求解决这一问题的方法就是采用规范化、系统化的于段来构建企业网络。自顶向下的网络设计采用了结构化系统分析的思想。结构化系统分析的主要目标是能够更准确的描述用户需求,但在实际工作中,用户的需求常常被设计人员忽略或理解错误。另一个目标是将项目分解成更易被维护与修改的模块,使其便于管理。结构化系统分析有下列特性网络按照自顶向下的顺序设计。在设计期间,现有的许多技术和模型可以被用来刻划现有的系统、新的用户需求和将来的系统结构等特征。●理解薮据流量、数据类型以及能够访问或修改数据的进程。理解企业屮各阶层用户的定位和需求。●逻辑模型必须在物理模型之前被开发岀来。逻辑模型描述了功能划分和系统结构的基本组成模块。物理模型描述了设备的特定的技术和实现。对亍大型的网络设计项目,模块化显得十分必要。设计应该依功能划分,从而使项目更容易管理。在本文中,网络设计主要分成四个阶段,并以周而复始的方式执行1)需求分析。在这个阶段内,网终分析人员通过与用户和技术人员当面交流来获取对于新的或升级系统所需的商业和技术目标的一种理解。然后归纳岀当前网络的状况,包括逻辑和物理拓扑结构以及网络性能。这个阶段的最后一步是分析现在和将来的网络通信量,包括流量以及负载、协议行为和服务质量(QoS)的要求。2)逻辑设计。这个阶段需要设计新的或者升级网络的逻辑拓扑结构,网络层的编址,命名,交换机路由选择协议。逻辑设计也包括安全规划,网络管理设计,以及对服务提供商能够满足的广域网和远程访问的需求作初步调查。3)物理设计。在物理设计阶段,实垗逻辑设计的具体的技术和产品被选择第页出来。此外,在逻辑设计阶段开始对服务提供商的调查,必须在这个阶段完成。4)测试、优化、和记录文档。自顶向下网络设计的最后步骤是编写和实施测试计划,建造一个原型或者试验环境,优化网络设计,把所有网终设计的提议以及工作进程绘制成文档。当用户反馈的网络监测建议对网络加以提高或者需要增加新的应用时,这些主要网络设计阶段将不断周而复始地运行。图1-1显示了网络设计和实施循环周期。分析需求监测优化逻车设计网络性能实施及测试网终物埋设计测试,优化并记录设计图1-1网络设计和实施循环周期首先,作为该工程项目的参与人员之一,在阅读了大量企业网设计与规划方面的资料与文献后,逐渐认清了目前我国大型企业网络建设的研究背景及研究意义,然后和导师及同事们分析探讨了影响大型企业计算机企业网建设的主要因素,并对大型企业计算机企业网的建设提出了相应的方法和策略,在整个设计过程中釆用结构化的网络设计方法,将这个设计过程分为需求分析、逻辑设计、物理设计、测试等四步骤。其次,这个项目的客户是一家船舶制造单位,在详细研究了客户的招标文件中技术方的需求后,根据其业务流程表现出了其特定的网络建设的需求,我方在和客户充分的交流后,将客户的技术需求转化为各项网络技术目标,并得到了客户的认可再次,多次实地考察,结合实际情况和客户的需要,提出适合于该企业的组网模式,兼顾网络性能、安仝性、可管理性、可扩展性以及成本控制。在总结以往网络设计方案的基础上,提出了一种基于交换机组网模式和路由器组网模式相结合的网络设计方案,通过对核心层网络设计、汇聚层网络设计和接入层网络设第页
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全志 F1C600完整手册
The F1C600 processor represents Allwinner’s latest achievement in mobile applications processors. The processor targets the needs of boombox markets. F1C600 processor is based on the ARM9 CPU architecture with a high degree of functional integration. F1C600 supports Full HD video playback, iAllwinnerTechnologyRevision HistoryRevision historyVersionateDescriptionV1.0NoV10,2015nitia|Re|ease∨ersⅰonF10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservedPage 3AllwinnerTechnologyRevision HistoryTable of contentsDeclaration2Revision histeD。着,着垂Table of contents.:::::.:::::1:4Chapter 1.About This Documentation361.1 Documentation overview36Chapter 2 Overview....372.1 Processor features2.1.1, CPU Architecture2.2. Memory Subsystem....................382.2.1. Boot rom382.2.2 SDRAM382.2.3. SD/MMC Interface..:::··:·.:::::..:·.:::::::::::··:382.3. System Peripheral.382.3.1. Timer.382.3.2.|NT392.3.3.CCU392.3.4.DMA,392.3.5.PWM,392.4. Display subsystem39241. Display engine…,,…...:::::392.4.2. Display output.....39F10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservecPage 4AllwinnerTechnologyRevision History2.5. Video Engine26.| mage Subsystem…D看看1,翻看、·着国,着,,,面面,2.6.1.CS|4看402.6. 2 CVBS Input402. 7. Audio Subsystem2.7.1, Audio codec2.8. System Peripherals2.8.1.USB2.00TG412.8.2. KEYADC412.8.3.Tl:::::412.8.4. Digital Audio Interface.....................2.8.5.UART412.8.6.SP412.8.7.TW|422.8.8.CIR422.8.9,RSB422.8.10.OWA.422.9 Package422.10. System block Diagram43Chapter3. System..........................,443.1. Memory Mapping….453.2. CCU2463.21 Overy3.2.2, FeatureF10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservecPage 5AllwinnerTechnologyRevision History3.2.3. Functionalities Description3.23.1. System bus….:.:::..a...:::::::非3.23.2 Bus clock tree473.2.4. CCU Register List…….473.2.5. CCU Register Description483.2.5. 1 PLL CPU Control Register3.2.5.2. PLL AUDIO Control register......................493.2.5.3. PLL VIDEO Control Register503.2.5.4. PLL VE Control Register513.2.5.5. PLL DDR Control Register3.2.5.6. PLL PERIPH Control Register...............523.2.5.7. CPU Clock Source register533.2.5.8. AHB/APB/HCLKC Configuration Register543.2.5.9. Bus Clock Gating Register O.......553.2.5. 10. Bus Clock Gating Register 1................553. 2.5.11. Bus Clock Gating Register 2563.2.5.12. SDMMCO Clock Register583.2.5.13. SDMMCl Clock Register.58325.14. DAUDIO Clock Register……593.2.5.15. OWA Clock Register.........................593.2.5.16. CIR Clock Register.603.2.5.17. USBPHY Clock Register603.2.5. 18 DRAM Gating register.603.2.5. 19 BE Clock Register61F10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservecPage 6AllwinnerTechnologyRevision History3.2.5.20. FE Clock Register623. 2.5.21. TCON Clock Register623.2.5.22. De-interlacer Clock Register623.2.5.23. TVE Clock Register∴633.25.24. TVD Clock Register……643.2.5.25. CSI Clock Register643.2.5.26. VE Clock Register.......653.2.5.27. AUDIO CODEC Clock Register653.2.5.28. AVS Clock Register.653.2.5.29. PLL Stable Time register 0653.2.5.30. PLL Stable Time Register 1...............................................................653.2.5.31. PLL CPU Bias register663.2.5.32. PLL AUDIO Bias Register663.2.5.33. PLL VIDEO Bias Register663.2.5. 34 PLL VE Bias Register673.2.5.35.PLL_ DDR Bias Register…..,…,…,…673.2.5.36.PLL_PER| PH Bias Register……673.2.537.PLL_ CPU Tuning Register.……683.2.5.38. PLL DDR Tuning Register683.2.5.39. PLL AUDIO Pattern Control register........................693.2.5.40. PLL VIDEO Pattern Control Register.693.2.5. 41. PLL DDR Pattern Control Register3.2.5.42. Bus Software Reset Register O..3.2.5.43. Bus Software Reset register 1F10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservecPage 7AllwinnerTechnologyRevision History3.2.5.44. Bus Software Reset Register 23.2.6. Programming guidelines3.2.6.1.PLL4看3.2.6.2.BUS3.3. Timer743.3 1. Overvi翻着看743.3.2, Feature…743.3.3. Functionalities Description..743.3.3.1. Typical Applications743.3.3.2. Functional block Diagram753.3.4.Timer Register List.......................753.3.5. Timer Register Description3.3.5.1. Timer IRQ Enable Register...763.3.5.2. Timer iRQ Status Register3.3.5.3. Timer 0 Control Register3.3.5.4. Timer o Interval value register .................................3.3.5.5. Timer 0 Current Value Register3.3.5.6. Timer 1 Control Register....3.3.5.7. Timer 1 Interval value register,7933.58. Timer1 Current Value Register…....…793.3.5.9. T imer 2 Control register3.3.5.10. Timer 2 Interval value Register803.3.5. 11 Timer 2 Current Value register3.3.5. 12 AVS Counter Control Register81F10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservedPage 8AllwinnerTechnologyRevision History3.3.5.13. AVS Counter O Register.81335.14. AyS Counter1 Register.,,…,;…,…,…,…813.3.5.15. AVS Counter Divisor Register….,.,,,,…,,…3.3.5.16. Watchdog irQ Enable Register.………823.3.5.17. Watchdog statusster823.3.5.18. Watchdog Control Register83335.19. Watchdog Configuration Register……,,,…833.3.5.20. Watchdog Mode register....833.3.6. Programming Guidelines843.3.6.1. Timer,,84336.2. Watchdog….…843. 4, PWM853.4.1. Overview853.4.2 Feature853.4.3. Functionalities Description853. 1. Functional Block Diagram......着,着面853.4.4. Operation Principle863. 4.4.1. PWM output pins863.4.5. PWM Register List……3.4.6. PWM Register Description.....................3.4.6.1. PWM Control Register.3.4.6.2. PWM Channel 0 Period Register883.4.6.3. PWM Channel 1 Period register893.5.NTC.90F10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservedPage 9AllwinnerTechnologyRevision History3.5.1. Overview903.5.2, Feature.:..:.:::::a:::.:::.:.a..:::::.:::::903.5.3. Functionalities Description903.5.3.1. Functional Block Diagram903.5.4.Interrupt source913.5.5. INTC Register List.....................................3.5.6. INTC Register Description…923.5.6.1. Interrupt Vector Register.……923.5.6.2. Interrupt base Address register933.5.6.3. NMI Interrupt Control Register933.5.6.4. Interrupt irQ Pending register o933.5.6.5. Interrupt iRQ Pending register 1...............933.5.6.6. Interrupt Enable register o933.5.6.7. Interrupt Enable Register 1.............933.5.6.8. Interrupt Mask register 0943.5.6.9. Interrupt Mask Register 1.::::943.5.6.10. Interrupt Response Register O.......943.5.6.11. Interrupt Response Register 1943.5.6.12. Interrupt Fast Forcing register 0943.5.6.13. Interrupt Fast Forcing Register 1....................................................................953.5.6. 14 Interrupt Source Priority Register O953.5.6.15. Interrupt Source Priority Register 1...973.5.6.16. Interrupt Source priority register 21003.5.6. 17 Interrupt source priority register 3102F10600 User Manual( Revision 1.0)Copyright O2015 Allwinner Technology. Co, Ltd. All Rights ReservedPage 10
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