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UVM SV阶段

于 2023-09-04 发布 文件大小:10.09 MB
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代码说明:

此代码演示基本的层次结构构造和逐步 UVM 的测试。每一位 UVM 组件适用于自动化的阶段执行要了解如何逐步作品是否自上而下或自下而上使用此代码。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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    说明:  FPGA 读写 SRAM 存储块,verilog代码(Read and write SRAM memory block and Verilog code in FPGA)
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  • audio_record_play
    基于xilinx fpga开发板的音频读写(audio record and play based on xilinx fpga)
    2021-01-16 14:28:45下载
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  • baugh wooley codes
    这是用于阵列乘法器baugh wooley 。这是写Verilog代码。它表明8位阵列乘法。这是输入含有8,8每输出有15位
    2023-06-03 10:00:03下载
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  • Xilinx ISE数字钟
    微机原理实验,数字钟,基于Basys 2开发板,使用ISE编程
    2022-02-09 12:40:19下载
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    Convolotional Decoding Based on Viterbi Algorithm
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    基于FPGA的等精度数字频率计,包含FPGA和单片机通信程序,解释非常详细。经过调试成功。(FPGA-based Precision Digital frequency meter, including FPGA and MCU communication program, explained in great detail. After successful commissioning.)
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  • 100_Power_Tips_for_FPGA_Designersi
    fpga高手设计实战真经100则,最新的FPGA英文书籍,值得参考学习(100 Power Tips for FPGA Designers,The new FPGA English books, worth learning)
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  • 自己做的乘法累加器的verilog代码,移植性强
    应用背景 可用于FIR滤波器的设计,移植性强。现在有代码是根据xilinx V4的硬件做的。可很方便的进行小的改动,去适应其它公司或版本的硬件IP核。不做改动也没问题。应该不用综合到IP core以外的逻辑中去。 关键技术 完全与xilinx的V4的DSP48硬件资料相同,比用IP generate产生的IPcore的好处就是可以随便换到其它芯片的代码中,甚至是altera的芯片中,也能编译通过。并且,对于乘法累加器不了解的筒子可以做个参考!
    2022-06-18 18:29:14下载
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    BUS documentation and map reffereces
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