单周期CPU设计完整代码

基于FPGA实现DSP与Rapid-IO网络互联()

卷积程序的Verilog程序，实现卷积功能(Convolution program Verilog program to achieve convolution function)

包含32为乘法器的设计，用verilog语言实现，包括booth编码的实现，booth乘法器的实现，3_2压缩器的实现，4_2压缩器的实现，华伦斯树的实现，以及两个testbench文件用于测试。(Contains 32 multiplier design, verilog language, including booth encoding implementations, booth multiplier implementations, 3_2 compressor implementation 4_2 compressor to achieve and realize China Clarence tree, and two testbench file with the to the test.)

cmos摄像头采集，经sdram缓存有FPGA控制VGA输出，基于xlinx 的ep4ce6实现

A multiplier unit in VHDL

这是一个原创的VGA接口的代代码。是可以实验在电脑显示器上显示一副一定大小的图片。完全实现了FPGA和电脑显示器的同信了。代码设计风格是原创的。

10G高速以太网mac VERILOG源码 可仿真可实现(10G high speed Ethernet MAC verilog code can be used for synthesis or inplementation)

code for fft non synthesisable in xilinx ise

基于spartan6编写的自动贩卖机，来自数字设计与计算机体系结构的项目。中山大学移动信息工程学院课程练习之一，此代码可以为大家提供一个参考。此源码实现按键输入钱，四个七段译码管显示当前钱数和找回钱的数目

2011年 电赛 E题 简易数字信号传输性能分析仪FPGA信号发生部分 包括m序列，伪随机序列，曼彻斯特编码 程序 和单片机部分程序(2011 CEC E title simple digital signal transmission performance analyzer FPGA signal part of the program and single-chip part of the program)