单周期CPU设计完整代码

单片机和FPGA的通信程序，发送5个数，传输稳定，可以自行修改可一次传多个数(MCU and FPGA communication program, send five the number of stable transmission, you can modify the number may be more than one pass)

Verilog codes of UART modules and guidances of UART

Encryption has become a part and parcel of our lives and we have accepted the fact that data is going to encrypted and decrypted at various stages. However, there is not a single encryption algorithm followed everywhere. There are a number of algorithms existing, and I feel there is a need to understand how they work. So this text explains a number of popular encryption algorithms and makes you look at them as mathematical formulas.

说明：  用于FPGA中zynq的温度上报，通过逻辑方式。(It is used to report the temperature of zynq in FPGA by logic)

Learning Verilog Chinese Version Part 2

通过LED闪烁控制器的代码，使用Vivado工具配置定义一个IP核，在用户工程中可随意添加这个IP核作为设计的一部分，如同Vivado自带的IP核一样方便调用和集成。(Through the code of the LED scintillation controller, the Vivado tool is configured to define a IP core, and the IP kernel can be added as part of the design at random in user engineering. It is as convenient to call and integrate as the IP kernel with Vivado.)

拿verilog编写的som(自适应神经网络算法)，用于障碍物检测，基于FPGA可综合实验，已经在altera的cylcone上实现(Canal verilog prepared som (adaptive neural network algorithm) for obstacle detection. Based on FPGA synthesis experiments, in altera achieve the cylcone)

把它写在 verilog hdl 代码中，在我的板测试，效果很好，你可以将它直接复制到您的项目，然后使用它没有任何问题

应用背景当内置测试生成用于设计，可以划分为逻辑块，它是有利的确定测试具有相似特性的块组，并使用每个组中的块相同的内置测试生成逻辑。本文研究这一问题的一个内置的测试生成方法，产生功能的宽边的测试。功能的宽边的测试是重要的解决延迟故障检测及避免过大的功耗在测试中应用。本文讨论了测试生成的设计一组逻辑块，以及组的选择。关键技术并；宽边的功能测试[ 4 ]确保扫描状态是一个电路可以输入的状态在功能操作，或可到达状态。为宽边测试[ 5 ]，他们在一个初始的时钟周期的两个时钟周期运行的电路扫描状态。这一结果在一二种模式测试中的应用。自状态扫描是一个可到达状态，2个模式测试需要的电路通过状态转换，保证在功能上是可行的运行。检测到的延迟故障也会影响到功能操作，目前的要求不超过那些可能在功能操作过程中。这减轻了过度测试所描述的类型在[ 1 ]中[ 3 ]。此外，在快速功能时钟的功耗功能的宽边测试周期不超过可能在功能操作。

32位浮点数乘法指令，在quareus13.0平台下编译，在modesim仿真数据正确